集成
电路
系统公司
ICS9250-23
频率发生器&集成缓冲器对赛扬& PII / III
推荐应用：
810 / 810E型芯片组
输出特点：
2 - 处理器@ 2.5V ，高达166MHz的。
13 - SDRAM @ 3.3V ，高达166MHz的。
2 - 3V66 @ 3.3V ， 2个PCI兆赫。
8 - PCI @ 3.3V 。
1 - 为48MHz ， 3.3V @定。
1 - 的24MHz @ 3.3V
2 - REF @ 3.3V ， 14.318MHz 。
产品特点：
高达166MHz的频率支持
通过PD ＃支持电源管理。
扩频的EMI控制（ ± 0.25 ％ ）
中心传播。
使用外部14.318MHz晶振
FS管脚的频率选择
关键的特定连接的阳离子：
CPU输出抖动： <250ps
IOAPIC输出抖动： <500ps
为48MHz ， 3V66 ， PCI输出抖动： <500ps
参考输出抖动。 <1000ps
CPU输出偏斜： <175ps
PCI输出偏斜： <500ps
3V66输出偏斜<175ps
对于组歪斜定时，请参考
组时序关系表。
引脚配置
56引脚300密耳SSOP
1.这些引脚会有2X驱动强度。
* 120K欧姆的上拉至VDD上注明的投入。
框图
电源组
GNDREF ， VDDREF = REF ，水晶
GND3V66 ， VDD3V66 = 3V66
GNDPCI ， VDDPCI = PCICLKs
GNDCOR ， VDDCOR = PLLCORE
GND48 ， VDD48 = 48
GNDSDR ， VDDSDR = SDRAM
GNDLCPU ， VDDLCPU = CPUCLK
GNDLPCI ， VDDLAPIC = IOAPIC
9250-23修订版A 01年4月3日
第三方的品牌和名称均为其各自所有者的财产。
ICS保留随时修改中确定的设备数据的权利
本出版物，恕不另行通知。 ICS建议其客户
获取所有设备数据的最新版本，以确认任何
信息正在依靠由客户是最新和准确。
ICS9250-23
概述
该
ICS9250-23
对于使用810 / 810E风格芯片组桌面设计的单芯片时钟解决方案。它提供了所有必要的
时钟信号为这样的系统。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8dB至
10分贝。这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9250-23
采用专有的闭环设计，它严格控制工艺及温度扩频过的百分比
的变化。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
引脚配置
针
P I N NA M E
数
1
REF1
2, 9, 10, 18, 25,
VDD
32, 33, 37, 45
3
4
5, 6, 14, 21,
28, 29, 36,
41, 49
8, 7
11
12
20, 19, 17, 16,
15, 13
22
23
24
34
35
38
26, 27, 30, 31,
39, 40, 42, 43,
44, 46, 47, 48
50
51, 52
53, 55
54
56
X1
X2
GND
3V66 [1:0]
PCICLK0
1
FS0
PCICLK1
1
FS1
PCICLK [7： 2]
PD ＃
SCLK
SDATA
48MHz
FS3
FS2
24MHz
SDRAM_F
SDRAM的[11：0 ]
GNDL
CPUCLK [1 ：0]的
VDDL
IOAPIC
FS4
REF0
1
TYPE
OUT
PWR
IN
OUT
PWR
OUT
OUT
IN
OUT
IN
OUT
IN
IN
I / O
OUT
IN
IN
OUT
OUT
OUT
PWR
OUT
PWR
OUT
IN
OUT
描述
3.3V ， 14.318MHz的参考时钟输出。
3.3V电源。
晶振输入，具有内部装载帽（ 33pF的）和反馈
电阻从X2 。
晶振输出，标称14.318MHz 。有内部负荷
帽（ 33pF的）
接地引脚3.3V电源。
3 。 3 VF我XE 6 6 MH zclockoutputsfor HUB 。
3.3V PCI时钟输出，同步CPUCLKS 。
逻辑输入频率选择位。输入锁存电源。
3.3V PCI时钟输出，同步CPUCLKS 。
逻辑输入频率选择位。输入锁存电源。
3.3V PCI时钟输出，同步CPUCLKS 。
异步低电平有效输入引脚用来关闭该设备，以提供电源
低功率状态。内部时钟被禁止和VCO和
晶都停了下来。的断电延时不会
超过3ms的更大。
我的时钟输入
2
C输入。
数据引脚用于I
2
电路5V容限。
3 。 3 VF我XE 4 8 MH zclockoutputfor USB 。
逻辑输入频率选择位。输入锁存电源。
逻辑输入频率选择位。输入锁存电源。
3.3V固定输出的24MHz 。
3.3V的自由运行的100MHz的SDRAM不影响我
2
C.
3.3V输出的100MHz运行。所有的SDRAM输出可以被关闭
吨H·R O u那样G H I
2
C .
地面为CPU & APIC 2.5V电源。
2.5V主机总线时钟输出。输出频率从FS管脚而得。
2.5V电源suypply的CPU， IOAPIC 。
2.5V时钟输出的16.67MHz运行。
逻辑输入频率选择位。输入锁存电源。
3.3V ， 14.318MHz的参考时钟输出。
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9250-23
掉电波形
记
1.
经过PD ＃针对CPUCLKs 2 consective上升沿采样有效（低电平） ，所有
输出时钟在他们的下一个由高到低的tranistiion驱动为低电平。
2.
上电延迟<3ms 。
3.
所示为100MHz的波形
第三方的品牌和名称均为其各自所有者的财产。
4
ICS9250-23
共用引脚工作 -
输入/输出引脚
由（输入/输出）所指定的I / O引脚作为双
信号的功能的设备。在初始上电时，他们
用作输入引脚。的逻辑电平（电压） ，其存在于
这些管脚在这个时候被读出并存储到一个5位的内部
数据锁存器。在上电复位结束后， （见AC
特征为定时值） ，该装置改变了
这些引脚的输出功能的操作模式。在
这种模式下的引脚产生指定的缓冲时钟
外部负载。
为了程序（负载）的内部配置寄存器，这些
销，电阻器被连接至任一所述的VDD （逻辑1）功率
电源或GND （逻辑0）的电压电势。 10千欧姆
（ 10K ）电阻用于既提供了坚实的CMOS
在上电时所需的编程电压
规划期间，以提供对一个微不足道的负载
在随后的操作期间输出时钟。
图1示出了实现这一功能时的一个装置
一个开关或2针标头被使用。当未安装跳线
该引脚将被拉高。以代替针跳线
将被拉低。如果可编程性是没有必要的，然后
只有一个电阻是必要的。编程电阻
应靠近串联端接电阻
最小化电流环路面积。它以定位更重要
串联端接电阻靠近比司机
编程电阻。
程序设计
标题
威盛GND
设备
PAD
2K
W
通过以
VDD
8.2K
W
时钟跟踪负载
系列期限。水库。
图。 1
第三方的品牌和名称均为其各自所有者的财产。
5
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