集成
电路
系统公司
ICS9250-30
初步产品预览
频率发生器&集成缓冲器对赛扬& PII / III
推荐应用：
810 / 810E和索拉诺型芯片组
输出特点：
2 - 处理器@ 2.5V ，高达200MHz 。
13 - SDRAM @ 3.3V ，频率为200MHz 。
3 - 3V66 @ 3.3V ， 2个PCI兆赫。
8 - PCI @ 3.3V 。
1 - 为48MHz ， 3.3V @定。
1 - 24 / 48MHz的@ 3.3V
1 - REF @ 3.3V ， 14.318MHz 。
产品特点：
支持PC133 SDRAM 。
高达200MHz的频率支持
通过PD ＃支持电源管理。
扩频电磁干扰控制
（ ± 0.25 ％传播中心或0至-0.5 ％向下蔓延）
使用外部14.318MHz晶振
FS管脚的频率选择
关键的特定连接的阳离子：
CPU输出抖动： <250ps
CPU输出偏斜： <175ps
PCI输出偏斜： <500ps
3V66输出偏斜<175ps
对于组歪斜定时，请参考
组时序关系表。
引脚配置
VDDref
X1
X2
GNDREF
GND3V66
3V66-0
3V66-1
3V66-2
VDD3V66
VDDpci
1
*FS0/PCICLK0
1
*FS1/PCICLK1
1
*SEL24_48#/PCICLK2
GNDPCI
PCICLK3
PCICLK4
PCICLK5
VDDpci
PCICLK6
PCICLK7
GNDPCI
PD ＃
SCLK
SDATA
VDDSDR
SDRAM11
SDRAM10
GNDSDR
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
REF0/FS4*
VddLAPIC
IOAPIC
VddLCPU
CPUCLK0
CPUCLK1
GNDLCPU
GNDSDR
SDRAM0
SDRAM1
SDRAM2
VDDSDR
SDRAM3
SDRAM4
SDRAM5
GNDSDR
SDRAM6
SDRAM7
SDRAM_F
VDDSDR
GND48
1
24_48MHz / FS2 *
1
48MHz/FS3*
VDD48
VDDSDR
SDRAM8
SDRAM9
GNDSDR
1
56引脚300密耳SSOP
1.这些引脚将有1.5至2倍驱动强度。
* 120K欧姆的上拉至VDD上注明的投入。
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
的功能
48MHz
24_48MHz
REF0
中央处理器
Divder
2
CPUCLK [1 ：0]的
SDRAM
Divder
12
SDRAM的[11：0 ]
SDRAM_F
FS [ 4：0]
PD ＃
SEL24_48#
SDATA
SCLK
控制
逻辑
CONFIG 。
注册。
IOAPIC
Divder
IOAPIC
PCI
Divder
8
PCICLK [7 ：0]的
FS3 FS4 FS2 FS1 FS0 CPU SDRAM
0
0
0
0
0
66.67
100.00
0
0
0
1
1
68.33
102.50
0
0
1
1
0
80.00
120.00
0
0
1
1
1
83.00
124.50
0
1
0
0
0 100.00 100.00
0
1
0
1
1 103.00 103.00
0
1
1
1
0 115.00 115.00
0
1
1
1
1 200.00 200.00
1
0
0
0
0 133.33 133.33
1
0
0
0
1 166.67 166.67
1
0
0
1
1 137.00 137.00
1
0
1
1
1 160.00 160.00
1
1
0
0
0 133.33 100.00
1
1
0
0
1 166.67 125.00
1
1
0
1
1 137.00 102.75
1
1
1
1
1 160.00 120.00
ICS9250-30
3V66
66.67
68.33
80.00
83.00
66.67
68.67
76.67
66.67
66.67
83.34
68.50
80.00
66.67
83.34
68.50
80.00
PCI
33.33
34.17
40.00
41.50
33.33
34.33
38.33
33.33
33.33
41.67
34.25
40.00
33.33
41.67
34.25
40.00
3V66
Divder
3
3V66 [2:0]
对于其他的硬件/ I
2
可选频率请参考
字节0的频率选择寄存器。
9250-30修订版A 00年10月3日
第三方的品牌和名称均为其各自所有者的财产。
产品预览文件包含有关新产品的信息
在发展中的采样或试制阶段。特征
数据和其他规格如有变更，恕不另行通知。
ICS9250-30
初步产品预览
概述
该
ICS9250-30
对于使用810 / 810E和索拉诺风格芯片组桌面设计的单芯片时钟解决方案。它提供了所有
必要的时钟信号为这样的系统。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8分贝至10dB 。这
简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9250-30采用专有
闭环设计，它严格控制散布在工艺和温度变化的百分比。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
引脚配置
针
P I N NA M E
数
1, 9, 10, 18, 25,
VDD
32, 33, 37, 45
2
3
4, 5, 14, 21,
28, 29, 36,
41, 49
8, 7, 6
11
12
20, 19, 17,
16, 15
13
SEL24_48#
22
23
24
34
PD ＃
SCLK
SDATA
48MHz
FS3
FS2
24_48MHz
SDRAM_F
SDRAM的[11：0 ]
GNDL
CPUCLK [1 ：0]的
VDDL
IOAPIC
FS4
REF0
IN
IN
IN
IN
OUT
IN
IN
OUT
OUT
OUT
PWR
OUT
PWR
OUT
IN
OUT
X1
X2
GND
3V66 [2:0]
PCICLK0
FS0
PCICLK1
FS1
PCICLK [7：3 ]
PCICLK2
TYPE
PWR
IN
OUT
PWR
OUT
OUT
IN
IN
IN
OUT
OUT
3.3V电源
晶振输入，具有内部装载帽（ 33pF的）和反馈
从X2电阻
晶振输出，标称14.318MHz 。有内部负荷
帽（ 33pF的）
接地引脚， 3.3V电源
3 。 3 VF我XE 6 6 MH zclockoutputsfor HUB
3.3V PCI时钟输出
逻辑输入频率选择位。输入锁存电源。
3.3V PCI时钟输出。
逻辑输入频率选择位。输入锁存电源。
3.3V PCI时钟输出。
3.3V PCI时钟输出。
输入逻辑选择。当逻辑"0"选择引脚35 = 48MHz的
当逻辑"1"选择引脚35 = 24MHz的。
异步低电平有效输入引脚用来关闭该设备，以提供电源
低功率状态。内部时钟被禁止和VCO和
晶都停了下来。的断电延时不会
超过3ms的更大。
我的时钟输入
2
C输入。
因为我的数据输入
2
C串行输入。
3 。 3 VF我XE 4 8 MH zclockoutputfor USB 。
逻辑输入频率选择位。输入锁存电源。
逻辑输入频率选择位。输入锁存电源。
3.3V 24或48MHz的输出。
3.3V的自由运行的100MHz的SDRAM不影响我
2
C
3.3V输出的100MHz运行。所有的SDRAM输出可以被关闭
吨H·R O u那样G H I
2
C .
地面为CPU & APIC 2.5V电源。
2.5V主机总线时钟输出。输出频率从FS管脚而得。
2.5V电源suypply的CPU， IOAPIC 。
2.5V时钟输出的16.67MHz运行。
逻辑输入频率选择位。输入锁存电源。
3.3V ， 14.318MHz的参考时钟输出。
描述
35
38
48, 47, 44, 43,
42, 40, 39, 31,
30, 30, 27, 26
50
51, 52
53, 55
54
56
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9250-30
初步产品预览
字节0 ：功能和频率选择寄存器（默认值= 0 ）
（ 1 =允许， 0 =禁用）
位
第2位
位7位6位5位4
CPUCLK
兆赫
FS 4
FS 3 FS 2 FS 1 FS 0
电子旗下cription
SDRAM
兆赫
3V66
兆赫
66.67
60.00
66.80
68.33
70.00
75.00
80.00
83.00
66.67
60.00
66.87
68.67
70.00
73.33
76.67
66.67
66.67
83.34
66.85
68.50
70.00
72.50
75.00
80.00
66.67
83.34
66.85
68.50
70.00
72.50
75.00
80.00
PCICLK
33.33
30.00
33.40
34.17
35.00
37.50
40.00
41.50
33.33
30.00
33.43
34.33
35.00
36.67
38.33
33.33
33.33
41.67
33.43
34.25
35.00
36.25
37.50
40.00
33.33
41.67
33.43
34.25
35.00
36.25
37.50
40.00
IO APIC
兆赫
16.67
15.00
16.70
17.08
17.50
18.75
20.00
20.75
16.67
15.00
16.72
17.17
17.50
18.33
19.17
16.67
16.67
20.83
16.71
17.13
17.50
18.13
18.75
20.00
16.67
20.83
16.71
17.13
17.50
18.13
18.75
20.00
传播PRECENTAGE
0 - 0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0 - 0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0 - 0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
0 - 0.5 ％向下蔓延
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
+/- 0.25 ％传播中心
PWD
0
0
0
0
0
66.67
100.00
0
0
0
0
1
60.00
90.00
0
0
0
1
0
66.80
100.20
0
0
0
1
1
68.33
102.50
0
0
1
0
0
70.00
105.00
0
0
1
0
1
75.00
112.50
0
0
1
1
0
80.00
120.00
0
0
1
1
1
83.00
124.50
0
1
0
0
0
100.00
100.00
0
1
0
0
1
90.00
90.00
0
1
0
1
0
100.30
100.30
0
1
0
1
1
103.00
103.00
0
1
1
0
0
105.00
105.00
0
1
1
0
1
110.00
110.00
位
0
1
1
1
0
115.00
115.00
(2, 7:4)
0
1
1
1
1
200.00
200.00
1
0
0
0
0
133.33
133.33
1
0
0
0
1
166.67
166.67
1
0
0
1
0
133.70
133.70
1
0
0
1
1
137.00
137.00
1
0
1
0
0
140.00
140.00
1
0
1
0
1
145.00
145.00
1
0
1
1
0
150.00
150.00
1
0
1
1
1
160.00
160.00
1
1
0
0
0
133.33
100.00
1
1
0
0
1
166.67
125.00
1
1
0
1
0
133.70
100.28
1
1
0
1
1
137.00
102.75
1
1
1
0
0
140.00
105.00
1
1
1
0
1
145.00
108.75
1
1
1
1
0
150.00
112.50
1
1
1
1
1
160.00
120.00
0-频率的选择由硬件选择，输入锁存
第3位
1频率选择位2,7 ： 4
0-正常
第1位
1 - 扩频启用
0-运行
位0
1三态输出全部
00001
注1
0
1
0
注意事项：
1.
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
2.我
2
回读的第2位， 7 ： 4显示的版本号。
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9250-30
初步产品预览
字节1 ：控制寄存器
（ 1 =允许， 0 =禁用）
字节2 ：控制寄存器
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
35
-
34
-
38
PWD
X
X
X
0
1
1
1
1
描述
FS3#
FS0#
FS2#
24_48MHz ＃
（保留）
48MHz
（保留）
SDRAM_F
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
39
40
42
43
44
46
47
48
PWD
1
1
1
1
1
1
1
1
描述
SDRAM7
SDRAM6
SDRAM5
SDRAM4
SDRAM3
SDRAM2
SDRAM1
SDRAM0
字节3 ：控制寄存器
（ 1 =允许， 0 =禁用）
字节4 ：控制寄存器
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
20
19
17
16
15
13
12
11
PWD
1
1
1
1
1
1
1
1
描述
PCICLK7
PCICLK6
PCICLK5
PCICLK4
PCICLK3
PCICLK2
PCICLK1
PCICLK0
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
8
6
7
-
54
-
51
52
PWD
1
1
1
X
1
X
1
1
描述
3V66_2
3V66_0
3V66_1
FS4#
IOAPIC
FS1#
CPUCLK1
CPUCLK0
字节5 ：控制寄存器
（ 1 =允许， 0 =禁用）
字节6 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
-
-
-
26
27
30
31
PWD
1
1
1
1
1
1
1
1
描述
（保留）
（保留）
（保留）
（保留）
SDRAM11
SDRAM10
SDRAM9
SDRAM8
位
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
针＃
-
-
-
-
-
-
-
-
PWD
0
0
0
0
0
1
1
0
描述
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
发E 已经D（N T E ）
注意：不要写入该寄存器，写入该寄存器
可能会导致故障
注意事项：
1.非活动是指输出保持低电平，并禁止进行切换。这些输出被设计为在要配置
上电，而且可能不会在操作的正常模式中进行配置。
2. PWD =上电默认
第三方的品牌和名称均为其各自所有者的财产。
4
ICS9250-30
初步产品预览
绝对最大额定值
内核电源电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
I / O电源电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
工作环境温度。 。 。 。 。 。 。 。 。 。 。 。 。 。
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
外壳温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
4.6 V
3.6V
GND -0.5 V到V
DD
+0.5 V
0 ° C至+ 70°C
-65 ° C至+ 150°C
115°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些评级压力
只有规范的器件在这些功能操作或高于在业务部门所列出的任何其他条件
规格是不是暗示。暴露在绝对最大额定值条件下工作会影响产品
可靠性。
集团时序关系表
1
组
66MHz的CPU
100MHz的SDRAM
OFFSET
CPU到SDRAM
CPU为3V66
SDRAM为3V66
3V66到PCI
PCI到PCI
USB & DOT
2.5ns
7.5ns
0.0ns
1.5-3.5ns
0.0ns
Asynch
公差
500ps
500ps
500ps
500ps
1.0ns
不适用
100MHz的CPU
100MHz的SDRAM
OFFSET
5.0ns
5.0ns
0.0ns
1.5-3.5ns
0.0ns
Asynch
公差
500ps
500ps
500ps
500ps
1.0ns
不适用
133MHz的CPU
100MHz的SDRAM
OFFSET
0.0ns
0.0ns
0.0ns
1.5-3.5ns
0.0ns
Asynch
公差
500ps
500ps
500ps
500ps
1.0ns
不适用
133MHz的CPU
133MHz的SDRAM
OFFSET
3.75ns
0.0ns
3.75ns
1.5 -3.5ns
0.0ns
Asynch
公差
500ps
500ps
500ps
500ps
1.0ns
不适用
电气特性 - 输入/电源/通用输出参数
T
A
= 0 - 70℃ ;电源电压V
DD
= 3.3 V + 5 ％ ， VDDL = 2.5 V + 5 ％ （除非另有说明）
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
输入低电平电流
操作
电源电流
掉电
电源电流
输入频率
引脚电感
输入电容
1
符号
V
IH
V
IL
I
IH
I
IL1
I
IL2
I
DD3.3OP
I
DD3.3PD
F
i
L
针
C
IN
C
OUT
C
INX
T
TRANS
T
s
T
刺
t
PZH
,t
PZH
t
PLZ
,t
PZH
条件
民
2
V
SS
-0.3
-5
-5
-200
典型值
最大单位
V
DD
+0.3
V
0.8
V
A
5
A
A
100
600
14.318
7
逻辑输入
放出来引脚电容
X1 & X2引脚
到目标频率的第一通道。
从渡月1日至1 ％的目标频率。
从V
DD
= 3.3 V至1 ％的目标频率。
输出使能延迟（所有输出）
输出禁用延迟（所有输出）
1
1
5
6
45
3
3
3
10
10
mA
A
兆赫
nH
pF
pF
pF
mS
mS
mS
nS
nS
V
IN
= V
DD
V
IN
= 0 V ;输入没有上拉电阻
V
IN
= 0 V ;输入上拉电阻
C
L
= 0 pF的;选择@ 66M
C
L
= 0 pF的;随着输入地址到VDD或GND
V
DD
= 3.3 V;
27
转换时间
1
建立时间
1
CLK稳定
1
延迟
1
通过保证为设计，而不是100 ％生产测试。
第三方的品牌和名称均为其各自所有者的财产。
5
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