集成
电路
系统公司
ICS9248-189
超前信息
AMD - K7 时钟发生器为移动系统
推荐应用：
VIA K7 / KN / KX- 133式的芯片组
输出特点：
1 - 差分对漏极开路CPU时钟
1 - CPU时钟@ 3.3V
7 - SDRAM的3.3V @
8 - PCI @ 3.3V ，
1 - 为48MHz ， 3.3V @定
1 - 24 / 48MHz的@ 3.3V
3 - REF @ 3.3V ， 14.318MHz 。
产品特点：
高达166MHz的频率支持
通过硬件选择CPU支持电源管理
停止，时钟停止， PCI停止，并停止SDRAM
通过我支持电源管理
2
编程
扩频电磁干扰控制
（ ± 0.25％ ± 0.06 ％，中心，或0至-0.5 ％或-1.0 ％下调
价差）
使用外部14.318MHz晶振
关键的特定连接的阳离子：
CPU - CPU歪斜： <175ps
CPU - SDRAM倾斜： ±精度为125ps
CPU - PCI倾斜： ± 100ps的
PCI - PCI倾斜： <500ps
引脚配置
VDDref
X1
X2
*FS2/PCICLK_F
*FS1/PCICLK0
VDDpci
GND
PCICLK1
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GND
VDDpci
PCICLK6
* SDRAM_STOP ＃
* PCI_STOP ＃
Buffer_IN
AVDD
GND
GND
*FS0/48MHZ
*SEL24_48#/24_48MHz
VDD48
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF0
REF
1
REF2/FS3*
GND
GND
VDD
CPUCLK_CS
2
CPUCLKT0
2
CPUCLKC0
CPU_STOP ＃ *
CLK_STOP ＃ * / PD ＃
SDRAM0
SDRAM1
VDDSDR
GND
SDRAM2
SDRAM3
GND
VDDSDR
SDRAM4
SDRAM5
SDRAM_F
SCLK
SDATA
1
48引脚SSOP 300MIL & 240mil TSSOP
*的120K内部上拉电阻连接到VDD
1
这些输出具有双重力量推动2负载。
2
这些输出可以设置为1X和1.5X实力
通过I
2
C
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
3
的功能
FS2
48MHz
24_48MHz
REF（ 2：0 ）
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
中央处理器
100.00
133.33
100.00
133.33
100.00
133.33
100.00
133.33
ICS9248-189
PCI
33.33
33.33
33.33
33.33
33.33
33.33
33.33
33.33
S·P再使用D PE RC简吨克é
+/- 0.35 ％传播中心
+/- 0.35 ％传播中心
0 - 0.5 ％向下蔓延
0 - 0.5 ％向下蔓延
+/- 0.6 ％传播中心
+/- 0.6 ％传播中心
没有传播
没有传播
0
0
0
0
1
1
1
1
中央处理器
Divder
停止
CPUCLK_CS
CPUCLKT0
CPUCLKC0
SEL24_48#
SDATA
SCLK
FS（ 3：0 ）
PD ＃
CPU_STOP ＃
CLK_STOP ＃
PCI_STOP ＃
SDRAM_STOP ＃
Buffer_IN
控制
逻辑
PCI
Divder
停止
7
PCICLK （6 ：0）
PCICLK_F
注：对于一个完整的功能表，请参阅表
第3页。
电源组
VDD48 = 48MHz的，固定的PLL
VDDA = VDD为核心PLL
VDDREF = REF ，的Xtal
CONFIG 。
注册。
SDRAM
分频器
停止
6
SDRAM（ 5:0）
SDRAM_F
9248-189冯 - 01年8月10日
第三方的品牌和名称均为其各自所有者的财产。
超前信息文件包含有关产品的信息
在形成或设计阶段的发展。特征数据和
其他规格的设计目标。 ICS保留随时更改或向右
停止这些产品，恕不另行通知。
ICS9248-189
超前信息
概述
该
ICS9248-189
是一个主时钟合成器芯片， AMD -K7基础的记事本系统采用VIA芯片组的风格。这提供
需要这样一个系统中的所有时钟。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8分贝至10dB 。
这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9248-189采用
专有的闭环设计，它严格控制散布在工艺和温度变化的百分比。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
引脚说明
引脚数
1, 6, 14, 24,
30, 35, 43
2
3
4
P I N NA M E
VDD
X1
X2
FS2
1, 2
PCICLK_F
TYPE
PWR
IN
OUT
IN
OUT
IN
OUT
PWR
OUT
IN
IN
IN
PWR
PWR
IN
OUT
IN
OUT
I / O
IN
OUT
OUT
IN
描述
供电，标称3.3V
晶振输入，具有内部装载帽（ 36pF ）和反馈
电阻从X2 。
晶振输出，标称14.318MHz 。有内部负荷
盖（ 36pF ） 。
频率选择引脚，输入锁存
自由运行PCI时钟不会影响PCI_STOP ＃电源
管理。
频率选择引脚，输入锁存
PCI时钟输出
地
PCI时钟输出
停止除SDRAM_F时钟的所有SDRAM的逻辑0电平，
当输入低电平。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，
当输入低电平。
输入扇出缓冲器的SDRAM输出。
供应核心， & CPU 3.3V
模拟地
频率选择引脚，输入锁存
48MHz的输出时钟
逻辑输入选择24或48MHz的
的24MHz / 48MHz的时钟输出
数据引脚用于I
2
电路5V宽容
我的时钟引脚
2
电路5V宽容
自由运行的SDRAM时钟不受SDRAM_STOP ＃为
电源管理。
SDRAM时钟输出，扇出缓冲器从缓冲器输出IN引脚
（由芯片组控制）。
关断芯片，低电平有效，除了XTAL和CPUCLK_T0
& CPUCLKC0 。
异步低电平有效输入引脚用于关断器件
进入低功率状态。内部时钟被禁止和VCO
和晶体被停止。的断电延时不会
大于3毫秒。
只有停止CPUCLK_CS
"Complementary"时钟差分对CPU的输出。这种开放
漏输出，需要一个外部1.5V上拉。
"True"时钟的差分对CPU输出。这些漏极开路
输出需要一个外部1.5V上拉。
CPU时钟芯片组
14.318 MHz参考时钟
频率选择引脚，输入锁存
14.318 MHz参考时钟
FS1
1, 2
PCICLK0
7, 13, 21, 31, 34, 44, 45
GND
15, 12, 11, 10, 9, 8
PCICLK （6： 1）
5
16
17
18
19
20
22
23
25
SDRAM_STOP ＃
1
PCICLK_STOP ＃
1
BUFFER IN
AVDD
AGND
FS0
1, 2
48MHz
SEL24_48#
1, 2
24_48MHz
SDATA
SCLK
SDRAM_F
SDRAM（ 5:0）
CLK_STOP ＃
1
26
27
28, 29, 32, 33, 36, 37
38
PD ＃
IN
39
40
41
42
46
47, 48
CPU_STOP ＃
1,
CPUCLKC0
CPUCLKT0
CPUCLK_CS
REF2
FS3
1, 2
REF0 （1： 0）
IN
OUT
OUT
OUT
OUT
IN
OUT
注意事项：
1： 120K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9248-189
超前信息
串行配置命令位图
功能和频率选择寄存器（默认值= 0 ）
位
位
2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
位
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
位
6
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
位
5
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
位
4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
位2 ：1，
第6位： 4
描述
CPUCLK
PCICLK
（兆赫）
（兆赫）
166.00
41.6
160.00
40.0
155.00
38.7
150.00
37.5
145.00
36.2
140.00
35.0
136.00
34.00
130.00
32.5
127.00
31.7
124.00
31.00
120.00
40.00
118.00
39.3
116.00
38.60
115.00
38.30
114.00
38.00
113.00
37.60
112.00
37.30
111.00
37.00
110.00
36.60
108.00
36.00
106.00
35.30
104.00
34.60
102.00
34.00
95.00
31.70
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
PWD
传播
PRECENTAGE
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
的F
的F
的F
关闭
关闭
关闭
关闭
关闭
关闭
+/- 0.35 ％传播中心
+/- 0.35 ％传播中心
0 - 0.50 ％向下蔓延
0 - 0.50 ％向下蔓延
+/- 0.60 ％传播中心
+/- 0.60 ％传播中心
关闭
关闭
版权所有
00101
注意：
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9248-189
超前信息
字节0 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
字节1 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
38
4
5
22
-
-
46
-
PWD
0
0
0
0
0
1
0
0
描述
CLK_STOP ＃
（1 = PD ＃ ，0 = CLK_STOP ＃ ）
FS2
FS1
FS0
硬件/软件的频率
选择
版权所有
FS3
版权所有
针＃
-
-
-
-
40, 41
42
41
40
PWD
0
0
0
0
1
1
1
1
描述
版权所有
版权所有
版权所有
版权所有
CPUCLKC0/T0
( 1 = 1X, 0 = 1.5X )
CPUCLK_CS
CPUCLKT0
CPUCLKC0
字节2 ： PCI ，有效/无效注册
（ 1 =允许， 0 =禁用）
字节3 ： SDRAM ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
15
12
11
10
9
8
5
4
PWD
1
1
1
1
1
1
1
1
描述
PCICLK6
PCICLK5
PCICLK4
PCICLK3
PCICLK2
PCICLK1
PCICLK0
PCICLK_F
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
23
22
23
27
28, 29
32, 33
36, 37
PWD
0
0
1
1
1
1
1
1
描述
版权所有
SEL24_48#
48MHz
24_48MHz
SDRAM_F
SDRAM（ 5 ：4）
SDRAM（ 3：2）
SDRAM（ 1：0 ）
字节4 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
字节5 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
-
-
-
-
-
-
-
-
0
0
0
0
0
0
0
0
描述
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
22
5
4
46
23
46
47
48
X
X
X
X
X
1
1
1
描述
FS0 （回读）
FS1 （回读）
FS2 （回读）
FS3 （回读）
SEL24_48 ＃ （回读）
REF2
REF1
REF0
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。
2.锁定频率选择（ FS ＃ ）将被反转的逻辑
输入频率的负载选择销的条件。
第三方的品牌和名称均为其各自所有者的财产。
4
集成
电路
系统公司
ICS9248-189
超前信息
AMD - K7 时钟发生器为移动系统
推荐应用：
VIA K7 / KN / KX- 133式的芯片组
输出特点：
1 - 差分对漏极开路CPU时钟
1 - CPU时钟@ 3.3V
7 - SDRAM的3.3V @
8 - PCI @ 3.3V ，
1 - 为48MHz ， 3.3V @定
1 - 24 / 48MHz的@ 3.3V
3 - REF @ 3.3V ， 14.318MHz 。
产品特点：
高达166MHz的频率支持
通过硬件选择CPU支持电源管理
停止，时钟停止， PCI停止，并停止SDRAM
通过我支持电源管理
2
编程
扩频电磁干扰控制
（ ± 0.25％ ± 0.06 ％，中心，或0至-0.5 ％或-1.0 ％下调
价差）
使用外部14.318MHz晶振
关键的特定连接的阳离子：
CPU - CPU歪斜： <175ps
CPU - SDRAM倾斜： ±精度为125ps
CPU - PCI倾斜： ± 100ps的
PCI - PCI倾斜： <500ps
引脚配置
VDDref
X1
X2
*FS2/PCICLK_F
*FS1/PCICLK0
VDDpci
GND
PCICLK1
PCICLK2
PCICLK3
PCICLK4
PCICLK5
GND
VDDpci
PCICLK6
* SDRAM_STOP ＃
* PCI_STOP ＃
Buffer_IN
AVDD
GND
GND
*FS0/48MHZ
*SEL24_48#/24_48MHz
VDD48
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF0
REF
1
REF2/FS3*
GND
GND
VDD
CPUCLK_CS
2
CPUCLKT0
2
CPUCLKC0
CPU_STOP ＃ *
CLK_STOP ＃ * / PD ＃
SDRAM0
SDRAM1
VDDSDR
GND
SDRAM2
SDRAM3
GND
VDDSDR
SDRAM4
SDRAM5
SDRAM_F
SCLK
SDATA
1
48引脚SSOP 300MIL & 240mil TSSOP
*的120K内部上拉电阻连接到VDD
1
这些输出具有双重力量推动2负载。
2
这些输出可以设置为1X和1.5X实力
通过I
2
C
框图
PLL2
/2
X1
X2
XTAL
OSC
PLL1
传播
SPECTRUM
3
的功能
FS2
48MHz
24_48MHz
REF（ 2：0 ）
FS1
0
0
1
1
0
0
1
1
FS0
0
1
0
1
0
1
0
1
中央处理器
100.00
133.33
100.00
133.33
100.00
133.33
100.00
133.33
ICS9248-189
PCI
33.33
33.33
33.33
33.33
33.33
33.33
33.33
33.33
S·P再使用D PE RC简吨克é
+/- 0.35 ％传播中心
+/- 0.35 ％传播中心
0 - 0.5 ％向下蔓延
0 - 0.5 ％向下蔓延
+/- 0.6 ％传播中心
+/- 0.6 ％传播中心
没有传播
没有传播
0
0
0
0
1
1
1
1
中央处理器
Divder
停止
CPUCLK_CS
CPUCLKT0
CPUCLKC0
SEL24_48#
SDATA
SCLK
FS（ 3：0 ）
PD ＃
CPU_STOP ＃
CLK_STOP ＃
PCI_STOP ＃
SDRAM_STOP ＃
Buffer_IN
控制
逻辑
PCI
Divder
停止
7
PCICLK （6 ：0）
PCICLK_F
注：对于一个完整的功能表，请参阅表
第3页。
电源组
VDD48 = 48MHz的，固定的PLL
VDDA = VDD为核心PLL
VDDREF = REF ，的Xtal
CONFIG 。
注册。
SDRAM
分频器
停止
6
SDRAM（ 5:0）
SDRAM_F
9248-189冯 - 01年8月10日
第三方的品牌和名称均为其各自所有者的财产。
超前信息文件包含有关产品的信息
在形成或设计阶段的发展。特征数据和
其他规格的设计目标。 ICS保留随时更改或向右
停止这些产品，恕不另行通知。
ICS9248-189
超前信息
概述
该
ICS9248-189
是一个主时钟合成器芯片， AMD -K7基础的记事本系统采用VIA芯片组的风格。这提供
需要这样一个系统中的所有时钟。
扩频可以通过我启用
2
C语言编程。扩频通常会降低系统的电磁干扰8分贝至10dB 。
这简化了EMI认证，而不诉诸板设计迭代或昂贵的屏蔽。该ICS9248-189采用
专有的闭环设计，它严格控制散布在工艺和温度变化的百分比。
串行编程我
2
C接口允许转变职能，停止时钟编程和频率选择。
引脚说明
引脚数
1, 6, 14, 24,
30, 35, 43
2
3
4
P I N NA M E
VDD
X1
X2
FS2
1, 2
PCICLK_F
TYPE
PWR
IN
OUT
IN
OUT
IN
OUT
PWR
OUT
IN
IN
IN
PWR
PWR
IN
OUT
IN
OUT
I / O
IN
OUT
OUT
IN
描述
供电，标称3.3V
晶振输入，具有内部装载帽（ 36pF ）和反馈
电阻从X2 。
晶振输出，标称14.318MHz 。有内部负荷
盖（ 36pF ） 。
频率选择引脚，输入锁存
自由运行PCI时钟不会影响PCI_STOP ＃电源
管理。
频率选择引脚，输入锁存
PCI时钟输出
地
PCI时钟输出
停止除SDRAM_F时钟的所有SDRAM的逻辑0电平，
当输入低电平。
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平，
当输入低电平。
输入扇出缓冲器的SDRAM输出。
供应核心， & CPU 3.3V
模拟地
频率选择引脚，输入锁存
48MHz的输出时钟
逻辑输入选择24或48MHz的
的24MHz / 48MHz的时钟输出
数据引脚用于I
2
电路5V宽容
我的时钟引脚
2
电路5V宽容
自由运行的SDRAM时钟不受SDRAM_STOP ＃为
电源管理。
SDRAM时钟输出，扇出缓冲器从缓冲器输出IN引脚
（由芯片组控制）。
关断芯片，低电平有效，除了XTAL和CPUCLK_T0
& CPUCLKC0 。
异步低电平有效输入引脚用于关断器件
进入低功率状态。内部时钟被禁止和VCO
和晶体被停止。的断电延时不会
大于3毫秒。
只有停止CPUCLK_CS
"Complementary"时钟差分对CPU的输出。这种开放
漏输出，需要一个外部1.5V上拉。
"True"时钟的差分对CPU输出。这些漏极开路
输出需要一个外部1.5V上拉。
CPU时钟芯片组
14.318 MHz参考时钟
频率选择引脚，输入锁存
14.318 MHz参考时钟
FS1
1, 2
PCICLK0
7, 13, 21, 31, 34, 44, 45
GND
15, 12, 11, 10, 9, 8
PCICLK （6： 1）
5
16
17
18
19
20
22
23
25
SDRAM_STOP ＃
1
PCICLK_STOP ＃
1
BUFFER IN
AVDD
AGND
FS0
1, 2
48MHz
SEL24_48#
1, 2
24_48MHz
SDATA
SCLK
SDRAM_F
SDRAM（ 5:0）
CLK_STOP ＃
1
26
27
28, 29, 32, 33, 36, 37
38
PD ＃
IN
39
40
41
42
46
47, 48
CPU_STOP ＃
1,
CPUCLKC0
CPUCLKT0
CPUCLK_CS
REF2
FS3
1, 2
REF0 （1： 0）
IN
OUT
OUT
OUT
OUT
IN
OUT
注意事项：
1： 120K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
第三方的品牌和名称均为其各自所有者的财产。
2
ICS9248-189
超前信息
串行配置命令位图
功能和频率选择寄存器（默认值= 0 ）
位
位
2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
位
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
位
6
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
位
5
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
位
4
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
位2 ：1，
第6位： 4
描述
CPUCLK
PCICLK
（兆赫）
（兆赫）
166.00
41.6
160.00
40.0
155.00
38.7
150.00
37.5
145.00
36.2
140.00
35.0
136.00
34.00
130.00
32.5
127.00
31.7
124.00
31.00
120.00
40.00
118.00
39.3
116.00
38.60
115.00
38.30
114.00
38.00
113.00
37.60
112.00
37.30
111.00
37.00
110.00
36.60
108.00
36.00
106.00
35.30
104.00
34.60
102.00
34.00
95.00
31.70
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
100.00
33.33
133.33
33.33
PWD
传播
PRECENTAGE
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
的F
的F
的F
关闭
关闭
关闭
关闭
关闭
关闭
+/- 0.35 ％传播中心
+/- 0.35 ％传播中心
0 - 0.50 ％向下蔓延
0 - 0.50 ％向下蔓延
+/- 0.60 ％传播中心
+/- 0.60 ％传播中心
关闭
关闭
版权所有
00101
注意：
默认上电时，将成为被锁定的逻辑输入来定义的频率，所显示的位3 。
第三方的品牌和名称均为其各自所有者的财产。
3
ICS9248-189
超前信息
字节0 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
字节1 ： CPU ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
38
4
5
22
-
-
46
-
PWD
0
0
0
0
0
1
0
0
描述
CLK_STOP ＃
（1 = PD ＃ ，0 = CLK_STOP ＃ ）
FS2
FS1
FS0
硬件/软件的频率
选择
版权所有
FS3
版权所有
针＃
-
-
-
-
40, 41
42
41
40
PWD
0
0
0
0
1
1
1
1
描述
版权所有
版权所有
版权所有
版权所有
CPUCLKC0/T0
( 1 = 1X, 0 = 1.5X )
CPUCLK_CS
CPUCLKT0
CPUCLKC0
字节2 ： PCI ，有效/无效注册
（ 1 =允许， 0 =禁用）
字节3 ： SDRAM ，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
15
12
11
10
9
8
5
4
PWD
1
1
1
1
1
1
1
1
描述
PCICLK6
PCICLK5
PCICLK4
PCICLK3
PCICLK2
PCICLK1
PCICLK0
PCICLK_F
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
-
23
22
23
27
28, 29
32, 33
36, 37
PWD
0
0
1
1
1
1
1
1
描述
版权所有
SEL24_48#
48MHz
24_48MHz
SDRAM_F
SDRAM（ 5 ：4）
SDRAM（ 3：2）
SDRAM（ 1：0 ）
字节4 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
字节5 ：外围，有效/无效注册
（ 1 =允许， 0 =禁用）
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
-
-
-
-
-
-
-
-
0
0
0
0
0
0
0
0
描述
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
PIN ＃ PWD
22
5
4
46
23
46
47
48
X
X
X
X
X
1
1
1
描述
FS0 （回读）
FS1 （回读）
FS2 （回读）
FS3 （回读）
SEL24_48 ＃ （回读）
REF2
REF1
REF0
注意事项：
1.非活动是指输出保持低电平，禁止
从切换。
2.锁定频率选择（ FS ＃ ）将被反转的逻辑
输入频率的负载选择销的条件。
第三方的品牌和名称均为其各自所有者的财产。
4
QQ：2881677436 复制
