集成
电路
系统公司
ICS91857
价值SSTL_2时钟驱动器（为60MHz - 220MHz的）
推荐应用：
零延迟板扇出的内存模块
产品介绍/产品特点：
符合PC3200规格的DDRI -400支持
低偏移，低抖动PLL时钟驱动器
1至10差分时钟分配（ SSTL_2 ）
反馈引脚输入到输出的同步
PD ＃电源管理
扩频宽容投入
当输入信号中去除自动PD
开关特性：
周期 - 周期抖动（ >100MHz ） ： <75ps
输出 - 输出偏斜： <100ps
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
VDD
CLK_INT
CLK_INC
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
PD ＃
FB_INT
FB_INC
VDD
FB_OUTC
FB_OUTT
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
48引脚TSSOP
6.10毫米。机身，0.50毫米。间距TSSOP
的功能
输入
AVDD PD ＃
GND
GND
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
H
H
L
L
H
H
X
CLK_INT
L
H
L
H
L
H
<20MHz)
(1)
输出
PLL状态
CLK_INC CLKT CLKC FB_OUTT FB_OUTC
H
L
H
L
H
L
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
旁路/关
旁路/关
关闭
关闭
框图
FB_OUTT
FB_OUTC
CLKT0
CLKC0
CLKT1
CLKC1
控制
on
on
关闭
ICS91857
PD ＃
逻辑
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
FB_INT
FB_INC
CLK_INC
CLK_INT
CLKT5
CLKC5
PLL
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
0494C—08/15/05
ICS91857
引脚说明
引脚数
4, 11, 12, 15, 21,
28, 34, 38, 45,
引脚名称
VDD
TYPE
PWR
PWR
PWR
PWR
OUT
OUT
IN
IN
OUT
OUT
IN
IN
IN
描述
电源2.5V高达DDR 333 。
电源2.6V的DDR -I在400MHz 。
地
模拟电源， 2.5V至DDR 333 。
电源2.6V的DDR -I在400MHz 。
A N A L 克克 ü N D 。
"Tr ue"时钟的差分对的输出。
"Complementar y"时钟的差分对的输出。
"Complementar y"参考时钟输入
"True"参考时钟输入
"Complementar y"反馈输出，专门用于外部反馈。它
开关在相同的频率在CLK 。此输出必须连接
到FB_INC 。
"True"反馈输出，专门用于外部反馈。它在切换
相同的频率在CLK 。此输出必须连接到FB_INT 。
"True"反馈输入，提供反馈信号到内部锁相环
与CLK_INT同步，以消除相位误差。
"Complementar y"反馈输入信号提供给内部PLL
用于与CLK_INC同步，以消除相位误差。
断电。 LVCMOS输入
1, 7, 8, 18, 24, 25,
GND
31, 41, 42, 48
16
17
AVDD
AGND
27, 29, 39, 44, 46,
CLKT （9 ：0）
22, 20, 10, 5, 3
26, 30, 40, 43, 47,
CLKC （9 ：0）
23, 19, 9, 6, 2
14
13
33
32
36
35
37
CLK_INC
CLK_INT
FB_OUTC
FB_OUTT
FB_INT
FB_INC
PD ＃
此PLL时钟缓冲器是专为V
DD
2.5V的，一个AV
DD
的2.5V和差分数据输入和输出电平。
ICS91857
是分配的差分时钟输入对（ CLK_INC ， CLK_INT ）十差一个零延迟缓冲器
对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ Fb_out分别， FB_OUTC ） 。该
时钟输出由输入时钟（ CLK_INC ， CLK_INT ） ，反馈时钟（ FB_INT ， FB_INC ）的2.5受控
V LVCMOS输入（ PD ＃ ）和模拟电源输入（ AV
DD
） 。当输入端（ PD ＃ ）为低，而通电时，接收器
被禁用时，PLL被关断和差分时钟输出是三态。当AV
DD
被接地，则PLL
被关断和旁路，用于测试目的。
当输入频率小于所述锁相环， appproximately为20MHz的工作频率，该装置将
进入低功率模式。在差分输入端的输入的频率检测电路，独立于输入
缓冲液，将检测到低频状态，并执行相同的低功耗的特点为当（PD ＃ ）输入
是低的。当输入频率增加至大于约20MHz时，PLL将在回头
输入和输出将被启用和PLL将获得反馈时钟对之间相位锁定（ FB_INT ，
FB_INC ）与输入时钟对（ CLK_INC ， CLK_INT ） 。
在PLL中
ICS91857
时钟驱动器使用的输入时钟（ CLK_INC ， CLK_INT ）和反馈时钟（ FB_INT ，
FB_INC ）提供高性能，低偏移，低抖动输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。该
ICS91857也能为减少EMI跟踪扩频时钟（ SSC ） 。
ICS91857
的特点是操作从0℃至70℃，将满足JEDEC标准82-1和82-1A为注册
DDR时钟驱动器。
0494C—08/15/05
2
ICS91857
绝对最大额定值
电源电压（ VDD & AVDD ） 。 。 。 。 。 。 。 。 。 。
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
工作环境温度。 。 。 。 。 。 。 。 。
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
-0.5V至4.6V
GND -0.5 V到V
DD
+ 0.5 V
0 ° C至+ 70°C
-65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些
额定值仅应力的规格和装置的这些功能操作或上述任何其他情况
在技术规范的业务部门所列出的是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
电气特性的DDR200 /三百三十三分之二百六十六 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压
VDD
, V
DD
= 2.5V ± 0.2V （除非另有说明）
参数
输入高电流
输入低电平电流
工作电源
当前
输出高电流
输出低电流
高阻抗
输出电流
输入钳位电压
高电平的输出
电压
符号
I
IH
I
IL
I
DD2.5
I
DDPD
I
OH
I
OL
I
OZ
V
IK
条件
V
I
= V
DD
或GND
V
I
= V
DD
或GND
C
L
= 0pf @ 200MHz的
C
L
= 0pF
V
DD
= 2.3V, V
OUT
= 1V
V
DD
= 2.3V, V
OUT
= 1.2V
V
DD
= 2.7V时，VOUT = V
DD
或GND
V
DDQ
= 2.3V Iin的= -18mA
V
DD
=最小值到最大值，
I
OH
= -1毫安
V
DDQ
= 2.3V,
I
OH
= -12毫安
V
DD
=最小值到最大值
I
OL
= 1毫安
V
DDQ
= 2.3V
I
OH
= 12毫安
V
I
= GND或V
DD
V
OUT
= GND或V
DD
V
DDQ
- 0.1
1.7
0.1
0.6
3
3
民
5
典型值
最大
5
260
100
-18
26
-32
35
±10
-1.2
单位
A
A
mA
mA
mA
mA
mA
V
V
V
V
V
pF
pF
V
OH
低电平输出电压
V
OL
输入电容
1
输出电容
1
1
C
IN
C
OUT
通过设计，在170MHz的保证，而不是100 ％生产测试。
0494C—08/15/05
3
ICS91857
电气特性DDRI -400 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压
VDD
, V
DD
= 2.6V ± 0.1V
参数
输入高电流
输入低电平电流
工作电源
当前
输出高电流
输出低电流
高阻抗
输出电流
输入钳位电压
高电平的输出
电压
符号
I
IH
I
IL
I
DD2.5
I
DDPD
I
OH
I
OL
I
OZ
V
IK
条件
V
I
= V
DD
或GND
V
I
= V
DD
或GND
C
L
= 0pf @ 200MHz的
C
L
= 0pF
V
DD
= 2.3V, V
OUT
= 1V
V
DD
= 2.3V, V
OUT
= 1.2V
V
DD
= 2.7V时，VOUT = V
DD
或GND
V
DDQ
= 2.3V Iin的= -18mA
V
DD
=最小值到最大值，
I
OH
= -1毫安
V
DDQ
= 2.3V,
I
OH
= -12毫安
V
DD
=最小值到最大值
I
OL
= 1毫安
V
DDQ
= 2.3V
I
OH
= 12毫安
V
I
= GND或V
DD
V
OUT
= GND或V
DD
V
DDQ
- 0.1
1.7
0.1
0.6
3
3
民
5
典型值
最大
5
260
100
-18
26
-32
35
±10
-1.2
单位
A
A
mA
mA
mA
mA
mA
V
V
V
V
V
pF
pF
V
OH
低电平输出电压
V
OL
输入电容
1
输出电容
1
1
C
IN
C
OUT
通过设计，在220MHz的保证，而不是100 ％生产测试。
0494C—08/15/05
4
ICS91857
推荐工作条件DDR200 / 333分之266
（见注1）
T
A
= 0 - 85°C ;电源电压AVDD ， VDD = 2.5V ± 0.2V （除非另有说明）
参数
电源电压
低电平输入电压
高电平输入电压
直流输入信号电压
（注2 ）
差分输入信号
电压（注3）
输出差分交叉
电压（注4 ）
输入差分交叉
电压（注4 ）
高电平输出
当前
低电平输出电流
输入转换率
工作自由空气
温度
符号
V
DDQ
, A
VDD
V
IL
V
IH
条件
CLKT ， CLKC ， FB_INC
PD ＃
CLKT ， CLKC ， FB_INC
PD ＃
民
2.3
-0.3
V
DDQ
/2 + 0.18
1.7
-0.3
V
ID
V
OX
V
IX
I
OH
I
OL
S
R
T
A
1
0
DC - CLKT ， FB_INT
AC - CLKT ， FB_INT
0.36
0.7
V
DDQ
/2 - 0.15
V
DDQ
/2 - 0.2
典型值
最大
单位
2.7
V
V
V
DDQ
/2 - 0.18
0.7
V
V
V
DDQ
+ 0.6
V
V
DDQ
V
DDQ
+ 0.6
V
DDQ
+ 0.6
V
DDQ
/2 + 0.15
V
DDQ
/2 + 0.2
0.12
12
4
70
V
V
V
V
V
mA
mA
V / ns的
°C
注意事项：
1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
2.直流输入信号电压用于差分输入的允许直流执行。
3.差分输入信号电压指定的差分电压[VTR - VCP ]
所需的开关，其中VT是真正的输入电平，并VCP是
互补的输入电平。
4.差分交叉点电压，预计跟踪V的变化
CC
并且是
电压，在该差分信号必须穿越。
0494C—08/15/05
5
集成
电路
系统公司
ICS91857
价值SSTL_2时钟驱动器（为60MHz - 220MHz的）
推荐应用：
零延迟板扇出的内存模块
产品介绍/产品特点：
符合PC3200规格的DDRI -400支持
低偏移，低抖动PLL时钟驱动器
1至10差分时钟分配（ SSTL_2 ）
反馈引脚输入到输出的同步
PD ＃电源管理
扩频宽容投入
当输入信号中去除自动PD
开关特性：
周期 - 周期抖动（ >100MHz ） ： <75ps
输出 - 输出偏斜： <100ps
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
VDD
CLK_INT
CLK_INC
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
PD ＃
FB_INT
FB_INC
VDD
FB_OUTC
FB_OUTT
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
48引脚TSSOP
6.10毫米。机身，0.50毫米。间距TSSOP
的功能
输入
AVDD PD ＃
GND
GND
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
2.5V
（ NOM ）
H
H
L
L
H
H
X
CLK_INT
L
H
L
H
L
H
<20MHz)
(1)
输出
PLL状态
CLK_INC CLKT CLKC FB_OUTT FB_OUTC
H
L
H
L
H
L
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
L
H
Z
Z
L
H
Z
H
L
Z
Z
H
L
Z
旁路/关
旁路/关
关闭
关闭
框图
FB_OUTT
FB_OUTC
CLKT0
CLKC0
CLKT1
CLKC1
控制
on
on
关闭
ICS91857
PD ＃
逻辑
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
FB_INT
FB_INC
CLK_INC
CLK_INT
CLKT5
CLKC5
PLL
CLKT6
CLKC6
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
0494C—08/15/05
ICS91857
引脚说明
引脚数
4, 11, 12, 15, 21,
28, 34, 38, 45,
引脚名称
VDD
TYPE
PWR
PWR
PWR
PWR
OUT
OUT
IN
IN
OUT
OUT
IN
IN
IN
描述
电源2.5V高达DDR 333 。
电源2.6V的DDR -I在400MHz 。
地
模拟电源， 2.5V至DDR 333 。
电源2.6V的DDR -I在400MHz 。
A N A L 克克 ü N D 。
"Tr ue"时钟的差分对的输出。
"Complementar y"时钟的差分对的输出。
"Complementar y"参考时钟输入
"True"参考时钟输入
"Complementar y"反馈输出，专门用于外部反馈。它
开关在相同的频率在CLK 。此输出必须连接
到FB_INC 。
"True"反馈输出，专门用于外部反馈。它在切换
相同的频率在CLK 。此输出必须连接到FB_INT 。
"True"反馈输入，提供反馈信号到内部锁相环
与CLK_INT同步，以消除相位误差。
"Complementar y"反馈输入信号提供给内部PLL
用于与CLK_INC同步，以消除相位误差。
断电。 LVCMOS输入
1, 7, 8, 18, 24, 25,
GND
31, 41, 42, 48
16
17
AVDD
AGND
27, 29, 39, 44, 46,
CLKT （9 ：0）
22, 20, 10, 5, 3
26, 30, 40, 43, 47,
CLKC （9 ：0）
23, 19, 9, 6, 2
14
13
33
32
36
35
37
CLK_INC
CLK_INT
FB_OUTC
FB_OUTT
FB_INT
FB_INC
PD ＃
此PLL时钟缓冲器是专为V
DD
2.5V的，一个AV
DD
的2.5V和差分数据输入和输出电平。
ICS91857
是分配的差分时钟输入对（ CLK_INC ， CLK_INT ）十差一个零延迟缓冲器
对时钟输出（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ）和一个差分对反馈时钟输出（ Fb_out分别， FB_OUTC ） 。该
时钟输出由输入时钟（ CLK_INC ， CLK_INT ） ，反馈时钟（ FB_INT ， FB_INC ）的2.5受控
V LVCMOS输入（ PD ＃ ）和模拟电源输入（ AV
DD
） 。当输入端（ PD ＃ ）为低，而通电时，接收器
被禁用时，PLL被关断和差分时钟输出是三态。当AV
DD
被接地，则PLL
被关断和旁路，用于测试目的。
当输入频率小于所述锁相环， appproximately为20MHz的工作频率，该装置将
进入低功率模式。在差分输入端的输入的频率检测电路，独立于输入
缓冲液，将检测到低频状态，并执行相同的低功耗的特点为当（PD ＃ ）输入
是低的。当输入频率增加至大于约20MHz时，PLL将在回头
输入和输出将被启用和PLL将获得反馈时钟对之间相位锁定（ FB_INT ，
FB_INC ）与输入时钟对（ CLK_INC ， CLK_INT ） 。
在PLL中
ICS91857
时钟驱动器使用的输入时钟（ CLK_INC ， CLK_INT ）和反馈时钟（ FB_INT ，
FB_INC ）提供高性能，低偏移，低抖动输出差分时钟（ CLKT [0 ： 9 ] ， CLKC [ 0 ： 9 ] ） 。该
ICS91857也能为减少EMI跟踪扩频时钟（ SSC ） 。
ICS91857
的特点是操作从0℃至70℃，将满足JEDEC标准82-1和82-1A为注册
DDR时钟驱动器。
0494C—08/15/05
2
ICS91857
绝对最大额定值
电源电压（ VDD & AVDD ） 。 。 。 。 。 。 。 。 。 。
逻辑输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
工作环境温度。 。 。 。 。 。 。 。 。
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
-0.5V至4.6V
GND -0.5 V到V
DD
+ 0.5 V
0 ° C至+ 70°C
-65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些
额定值仅应力的规格和装置的这些功能操作或上述任何其他情况
在技术规范的业务部门所列出的是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
电气特性的DDR200 /三百三十三分之二百六十六 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压
VDD
, V
DD
= 2.5V ± 0.2V （除非另有说明）
参数
输入高电流
输入低电平电流
工作电源
当前
输出高电流
输出低电流
高阻抗
输出电流
输入钳位电压
高电平的输出
电压
符号
I
IH
I
IL
I
DD2.5
I
DDPD
I
OH
I
OL
I
OZ
V
IK
条件
V
I
= V
DD
或GND
V
I
= V
DD
或GND
C
L
= 0pf @ 200MHz的
C
L
= 0pF
V
DD
= 2.3V, V
OUT
= 1V
V
DD
= 2.3V, V
OUT
= 1.2V
V
DD
= 2.7V时，VOUT = V
DD
或GND
V
DDQ
= 2.3V Iin的= -18mA
V
DD
=最小值到最大值，
I
OH
= -1毫安
V
DDQ
= 2.3V,
I
OH
= -12毫安
V
DD
=最小值到最大值
I
OL
= 1毫安
V
DDQ
= 2.3V
I
OH
= 12毫安
V
I
= GND或V
DD
V
OUT
= GND或V
DD
V
DDQ
- 0.1
1.7
0.1
0.6
3
3
民
5
典型值
最大
5
260
100
-18
26
-32
35
±10
-1.2
单位
A
A
mA
mA
mA
mA
mA
V
V
V
V
V
pF
pF
V
OH
低电平输出电压
V
OL
输入电容
1
输出电容
1
1
C
IN
C
OUT
通过设计，在170MHz的保证，而不是100 ％生产测试。
0494C—08/15/05
3
ICS91857
电气特性DDRI -400 - 输入/电源/通用输出参数
T
A
= 0 - 70 ℃;电源电压
VDD
, V
DD
= 2.6V ± 0.1V
参数
输入高电流
输入低电平电流
工作电源
当前
输出高电流
输出低电流
高阻抗
输出电流
输入钳位电压
高电平的输出
电压
符号
I
IH
I
IL
I
DD2.5
I
DDPD
I
OH
I
OL
I
OZ
V
IK
条件
V
I
= V
DD
或GND
V
I
= V
DD
或GND
C
L
= 0pf @ 200MHz的
C
L
= 0pF
V
DD
= 2.3V, V
OUT
= 1V
V
DD
= 2.3V, V
OUT
= 1.2V
V
DD
= 2.7V时，VOUT = V
DD
或GND
V
DDQ
= 2.3V Iin的= -18mA
V
DD
=最小值到最大值，
I
OH
= -1毫安
V
DDQ
= 2.3V,
I
OH
= -12毫安
V
DD
=最小值到最大值
I
OL
= 1毫安
V
DDQ
= 2.3V
I
OH
= 12毫安
V
I
= GND或V
DD
V
OUT
= GND或V
DD
V
DDQ
- 0.1
1.7
0.1
0.6
3
3
民
5
典型值
最大
5
260
100
-18
26
-32
35
±10
-1.2
单位
A
A
mA
mA
mA
mA
mA
V
V
V
V
V
pF
pF
V
OH
低电平输出电压
V
OL
输入电容
1
输出电容
1
1
C
IN
C
OUT
通过设计，在220MHz的保证，而不是100 ％生产测试。
0494C—08/15/05
4
ICS91857
推荐工作条件DDR200 / 333分之266
（见注1）
T
A
= 0 - 85°C ;电源电压AVDD ， VDD = 2.5V ± 0.2V （除非另有说明）
参数
电源电压
低电平输入电压
高电平输入电压
直流输入信号电压
（注2 ）
差分输入信号
电压（注3）
输出差分交叉
电压（注4 ）
输入差分交叉
电压（注4 ）
高电平输出
当前
低电平输出电流
输入转换率
工作自由空气
温度
符号
V
DDQ
, A
VDD
V
IL
V
IH
条件
CLKT ， CLKC ， FB_INC
PD ＃
CLKT ， CLKC ， FB_INC
PD ＃
民
2.3
-0.3
V
DDQ
/2 + 0.18
1.7
-0.3
V
ID
V
OX
V
IX
I
OH
I
OL
S
R
T
A
1
0
DC - CLKT ， FB_INT
AC - CLKT ， FB_INT
0.36
0.7
V
DDQ
/2 - 0.15
V
DDQ
/2 - 0.2
典型值
最大
单位
2.7
V
V
V
DDQ
/2 - 0.18
0.7
V
V
V
DDQ
+ 0.6
V
V
DDQ
V
DDQ
+ 0.6
V
DDQ
+ 0.6
V
DDQ
/2 + 0.15
V
DDQ
/2 + 0.2
0.12
12
4
70
V
V
V
V
V
mA
mA
V / ns的
°C
注意事项：
1.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
2.直流输入信号电压用于差分输入的允许直流执行。
3.差分输入信号电压指定的差分电压[VTR - VCP ]
所需的开关，其中VT是真正的输入电平，并VCP是
互补的输入电平。
4.差分交叉点电压，预计跟踪V的变化
CC
并且是
电压，在该差分信号必须穿越。
0494C—08/15/05
5
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