集成
电路
系统公司
ICS9169C-272
频率发生器奔腾？基于系统
概述
该
ICS9169C-272
是一种低成本的频率发生器
专为基于奔腾芯片组的系统设计。
集成缓存减少歪斜，并提供所有
所需的时钟。一个14.318 MHz的晶振提供
基准时钟来生成标准的奔腾频率。
CPU时钟，使频率逐渐过渡，而不
违反内部微处理器时钟的PLL时间
乘法器。 68.5MHz的上调频率设定可
在66.8MHz CPU的涡轮模式。该
ICS9169C-272
包含12个CPU时钟周期， 4个PCI时钟，1个楼盘位于48MHz和1处
24MHz.
十二个CPU时钟输出提供充足的时钟
在CPU ，芯片组，内存和多达两个DIMM接口
（四时钟的每个DIMM） 。无论是同步的（ CPU /
2）或异步（32 MHz）的PCI总线操作，可以选择
通过锁定对BSEL输入数据
特点
十二可选择CPU工作时钟高达83.3MHz
± 200ps的最大CPU抖动
六总线时钟支持同步或异步总线操作
250PS歪斜窗口CPU输出500PS歪斜
窗口总线输出
CPU时钟总线时钟（早期CPU ）歪斜1-4ns
集成缓冲器输出驱动高达30pF的负载
3.0V - 3.7V电源电压范围， CPU （ 1 ： 6 ），输出2.5V （ 2.375-
2.62V ） VDD选项
32引脚SOIC / SOJ包装
锁定在上电的频率选择逻辑输入
节约引脚作为输入/输出
48 MHz时钟支持USB和24 MHz的时钟
为FD 。
引脚配置
框图
32引脚SOIC / SOJ
3.3V±10%, 0-70
°
C
晶体（ X1，X2） = 14.31818 MHz的
A D ，D R SS ê
SELECT
PU （ 1:12 ）
（ M·H Z）
BU S（ 1 ： 6 ）， M·H
48M
24M
EF
的功能
VDD组：
VDD1 = X1，X2， REF / BSEL
VDDC1 = CPU1-6
VDDC2 = CPU7-12 & PLL内核
VDDB = BUS1-6
VDDF = 48/24 MHz的
锁存输入：
L1 = BSEL
L2 = FS0
L3 = FS1
L4 = FS2
9169C-272RevC060297P
FS2 FS1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
FS0
0
1
0
1
0
1
0
1
50
60
66.8
75.9
55
75.9
83.3
68.5
BSEL=1
25
30
33.4
32
27.5
37.5
41.7
34.25
BSEL=0
32
32
32
32
32
32
32
32
48
48
48
48
48
48
48
48
24
24
24
24
24
24
24
24
REF
REF
REF
REF
REF
REF
REF
REF
Pentium是Intel Corporation的注册商标。
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
ICS9169C-272
引脚说明
PIN NUM BER
1
脚南ê
VDD
TYPE
PW
描述
功率器件的逻辑和晶振电路和
14.318 M Hz的输出。
XTAL或外部参考频率输入。该输入
包括XTAL负载电容和反馈偏置的
12-16M赫兹水晶，名义上14.31818M Hz的外部晶振
为30pF至GND负载建议VDD电源快
超过2.0ms 。
XTAL输出包括XTAL负载电容。
外部晶体10pF的负载到GND建议VDD
动力上比2.0ms快。
地面设备的逻辑。
处理器时钟输出是输入的多
参考频率。
倍频器选择引脚。 350K内部上拉。
处理器的时钟输出端分别是输入的多
参考频率。
功率的CPU （ 1：6）仅输出缓冲器。可以减小VDD
为2.5V （ 2.375-2.62V ）的下一代处理器时钟。
处理器时钟输出是输入的多
参考频率内部上拉设备。
倍频器选择引脚。见共用引脚说明。
350K内部上拉。
处理器时钟输出是输入的多
参考频率内部上拉设备。
倍频器选择引脚。见共用引脚说明。
350K内部上拉。
电源为CPU PLL ，逻辑和CPU （ 7点12分），输出缓冲器。 M UST
是标称3.3V （ 3.0 3.7V ） 。
总线时钟输出端分别是输入基准的倍数
时钟。
电源总线时钟缓冲器BUS （ 1 ： 6） 。
电源固定的时钟缓冲器（ 48男赫兹， 24男赫兹） 。
固定的24M Hz的时钟（假设14.31818M赫兹REF
频率）。
固定的48M Hz的时钟（假设14.31818M赫兹REF
频率）。
固定14.31818M Hz的时钟（假设14.31818M赫兹REF
频率）。
选择为同步或异步总线时钟
操作。见共用引脚编程说明在这晚
数据表作进一步的解释。 350K内部上拉。
2
X1
IN
3
4,11,20,26
X2
GND
CPU(1)
OUT
PW
OUT
IN
OUT
PW
OUT
IN
OUT
IN
PW
OUT
PW
PW
OUT
OUT
OUT
IN
5
FS0
6,7,9,10,15,16,17,18,19
8
中央处理器
(2:5) (8:12)
VDDC1
CPU(6)
12
FS1
CPU(7)
13
FS2
14
21,22,24,25,27,28
23
29
30
31
VDDC2
BUS（ 1：6）
VDDB
VDDF
24M赫兹
48M赫兹
REF
32
BSEL
*基于温度的内部上拉会有所不同，从350K到500K
2
ICS9169C-272
共用引脚工作 -
输入/输出引脚
共用引脚操作 - 输入/输出引脚5 ， 12 ， 13和32
对
ICS9169C-272
作为双信号功能的
装置。在初始上电时，他们作为输入引脚。
逻辑电平（电压）是存在于这些引脚在
这个时间被读出并存储成一个4位的内部数据锁存器。
在上电复位结束后， （见AC特性
计时值） ，该装置改变了操作模式
这些引脚的输出功能。在这种模式下，销
产生规定的缓冲时钟的外部负载。
为了程序（负载）的内部配置寄存器
这些引脚，电阻器被连接到或者在VDD （逻辑
1 ）电源或GND （逻辑0 ）的电位。一
10千欧姆（ 10K ）电阻器被用于提供两个固体
在上电时所需的CMOS编程电压
编程周期和提供一个微不足道的负载
在随后的操作过程中输出时钟
期。
图。 1和2示出的推荐手段
实现此功能。在图的1的任一个
电阻加载到板（选择性填充）到
配置设备??公司的内部逻辑。图。 2a和2b提供
单个电阻负载选项，其中无论是焊锡点
标签或物理跳线报头可以被使用。
这些数字说明了最优的PCB物理布局
选项。这些配置电阻器是如此之大
欧姆值，它们不影响所述低阻抗
时钟信号。布局进行了优化，以提供
尽可能少的阻抗转变到时钟信号成为可能，
当它通过编程电阻盘（多个）传递。
测试模式操作
该
ICS9169C-272
包括生产试验验证
操作模式。这要求FS0和FS1的销
被编程为逻辑高和FS2销是
编程为逻辑低电平（请参阅共享引脚工作
部分） 。在这种模式下，设备将输出以下
频率。
针
频率
REF
48MHz
24MHz
CPU （ 1:12 ）
BSEL=1
BUS（ 1：6）
BSEL = 0
REF
REF/2
REF/4
REF2
REF/4
REF/3
注意： REF是要么在晶体的连接的次数
设备X1and X2或，在一个装置的情况下间
被驱动由外部参考时钟，其频率
对器件的X1脚的基准（或测试）时钟。
（电阻器表面贴装器件
5.m.的示意图所示垫）
*只使用一个编程电阻
图。 1
3
ICS9169C-272
技术引脚功能描述
VDD
这是电源向所述装置的内部逻辑
以及下面的时钟输出缓冲器：
A. REF时钟输出缓冲器
B.总线时钟输出缓冲器
C.固定时钟输出缓冲器
此销可在介于3.0和任何电压下工作
5.5伏。从列出的缓冲区，它提供时钟
将有来自地面的电压摆幅到这个水平。对于
这些实际保证高和低电压电平
时钟，请咨询交流参数表中该数据
表。
GND
这是电源接地返回引脚内部
该装置的逻辑以及接下来的时钟输出
缓冲区：
A.
B.
C.
D.
参考时钟输出缓冲器
总线时钟输出缓冲器
CPU时钟输出缓冲器
固定时钟输出缓冲器
系统插卡总线。这些电压摆幅
时钟被控制为主导的由应用到供应
VDD引脚的器件。看到在功能表
开始本数据手册的具体名单
频率，这个时钟工作在与选择
所必需的代码，以产生这些频率。
FS0 ， FS1 ， FS2
这些引脚控制的时钟频率在CPU中，
CPUL ， BUS & SDRAM引脚。看到Funtionality表中
该数据表的开始具体名单
频率，这个时钟工作在与选择
所必需的代码，以产生这些频率。
设备读取这些引脚在上电和存储
在内部数据锁存编程的选择的代码。 （见
该数据表的配置编程部分
线路建议。
BSEL
该引脚控制总线的时钟是否会
同步（以一半的频率下运行），与CPU和
CPUL时钟，或者他们是否将是异步的（在运行
一个预编程的固定频率）的时钟速率。它是一个
共用引脚，是亲编程的方式相同
频率选择引脚。
VDDC （1： 2）
这些是电源引脚用于CPU （ 1:6）和
CPU （ 7:12 ）时钟缓冲器。通过分离的时钟功率
销，每组可领取相应的权力
去耦和旁路要尽量减少EMI
和各个信号之间的串扰。 VDDCL可以
降低到2.5V VDD先进的处理器时钟，
这将带来的CPU （ 1:6）在0输出到2.5V输出
秋千。
48兆赫
这是一个固定频率的时钟，它通常用于
驾驶超级I / O外围设备的需求。
24兆赫
这是一个固定频率的时钟，它通常用于
驱动键盘控制器的时钟需要。
REF
这是一个运行在相同的固定频率时钟
频率作为输入参考时钟（典型14.31818
兆赫）是与通常用于驱动视频和ISA总线
要求。
VDDB
该电源引脚提供的总线时钟缓冲器。
VDDF
该电源引脚提供了48/24 MHz的时钟。
X1
该引脚提供两个功能之一。当该装置是
用晶体时， X 1作为输入引脚为
这源于离散晶体参考信号。
当该装置是由一个外部时钟信号，X驱动
是设备“输入引脚的参考时钟。该引脚
还实现了内部晶体负载电容的
被连接到地。见数据表的值
电容器。
X2
该引脚用于只有当设备使用水晶作为
参考频率源。在这种操作模式下，X2
是驱动（或的激励）的离散输出信号
水晶。该引脚还实现了内部晶体负载
电容器被连接到地。查看数据表
用于电容器的值。
中央处理器
该引脚为时钟输出驱动处理器和其他
需要的时钟这是在紧张的CPU相关电路
偏移公差与CPU时钟。的电压摆幅
这些时钟是由被施加到所述控制
VDDC管脚的装置。看到字条VDDC （ 1 ： 2 ） 。见
在此数据表的开始功能表
该时钟工作在该特定频率的列表
和选择码所必需的生产
这些频率。
公共汽车
该引脚为时钟输出，旨在推动
5
QQ：2881677436 复制
