ICS9148-53
引脚说明
引脚数
1
2
3,9,16,22,27,
33,39,45
4
5
6
7
FS1
1, 2
8
10, 11, 12, 13, 47
14
15
17
PCICLK0
FS2
1, 2
PCICLK （ 1:5）
VDD5
BUFFERIN
CPU_STOP ＃
SDRAM 11
18
28, 29, 31, 32, 34,
35,37,38
20
PCI_STOP ＃
1
SDRAM 10
SDRAM（ 0 ：9）
AGP_STOP ＃
1
SDRAM9
21
19,30,36
23
24
25
模式
1, 2
48MHz
26
41, 43, 44
40
42
46
48
FS0
1, 2
CPUCLK （0 ：3）的
SDRAM12
VDDL
AGP1
VDD4
IN
OUT
IN
OUT
OUT
PWR
OUT
PWR
PD ＃
1
SDRAM8
VDD3
SDATA
SCLK
AGP0
IN
OUT
IN
OUT
PWR
IN
IN
OUT
IN
OUT
OUT
IN
OUT
IN
OUT
PWR
IN
IN
OUT
引脚名称
VDD1
REF0
FS3
GND
X1
X2
VDD2
PCICLK_F
TYPE
PWR
OUT
IN
PWR
IN
OUT
PWR
OUT
描述
参考文献（ 0 ： 2 ） ， XTAL电源，标称3.3V
14.318 MHz参考时钟。
频率选择引脚。锁存输入。随着其他FS管脚determins的
的CPU ，SDRAM的PCI & AGP frewuencies 。
地
晶振输入，具有内部装载帽（ 33pF的）和反馈
从X2电阻
晶振输出，标称14.318MHz 。有内部负荷
帽（ 33pF的）
供应PCICLK_F和PCICLK （ 0 ： 5 ） ，标称3.3V
自由运行PCI时钟输出。同步与CPUCLKs与1-4ns歪斜
（CPU初）这不影响PCI_STOP ＃
频率选择引脚。锁存输入。随着其他FS管脚determins的
的CPU ，SDRAM的PCI & AGP frewuencies 。
PCI时钟输出。 Synchrounous CPUCLKs与1-4ns歪斜（ CPU初）
频率选择引脚。锁存输入
PCI时钟输出。 Synchrounous CPUCLKs与1-4ns歪斜（ CPU初）
供应固定PLL ，频率48MHz ， AGP0
输入引脚SDRAM缓存。
暂停CPUCLK （ 0 ： 3 ）时钟的逻辑0电平，当输入为低电平（移动
模式， MODE = 0时）
SDRAM时钟输出
暂停PCICLK （ 0 ： 5 ）时钟的逻辑0电平，当输入为低电平（在移动模式下，
MODE=0)
SDRAM时钟输出
SDRAM时钟输出。
此异步输入停止的AGP （1： 2）提供时钟的逻辑电平"0"当输入
低（移动模式， MODE = 0 ）不影响AGP0
SDRAM时钟输出
这asyncheronous掉电输入停止VCO ，晶体内部&
钟表活动时，低。 （在移动模式下， MODE = 0时）
SDRAM时钟输出
供应SDRAM （ ○点11分） ， CPU内核， 48MHz的时钟，
标称3.3V 。
因为我的数据输入
2
C串行输入。
我的时钟输入
2
C输入
高级图形端口输出，搭载VDD4 。不会受
AGP_STOP ＃
引脚17 ， 18 ， 20 & 21功能选择引脚， 1 =桌面模式， 0 =移动模式。
锁存输入。
48MHz的输出时钟USB时机。
频率选择引脚。锁存输入。随着其他FS管脚determins的
的CPU ，SDRAM的PCI & AGP frewuencies 。
CPU时钟输出，搭载VDDL2 。低中频CPU_STOP ＃ =低
反馈SDRAM时钟输出。
供给CPU的（0 ：3）， 2.5V或3.3V的标称
高级图形端口输出搭载VDD4 。
供应AGP （ 0 ： 2 ）
注意事项：
1： 240K内部上拉电阻到3.3V的输入指示
2 ：双向输入/输出管脚，输入逻辑电平被锁存于内部上电复位。用规格为10Mohm电阻
程序逻辑嗨到VDD或GND为逻辑低电平。
2
QQ：2880707522 复制
