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集成

电路

系统公司

ICS9147-03

频率发生器&集成缓冲器对686系列的CPU

概述

该

ICS9147-03

产生所需的高所有的时钟

高速RISC或CISC微处理器的系统，如英特尔

PentiumPro ， AMD和Cyrix的处理器。 4个双向I / O

销（ FS0 ， FS1 ， FS2 ， BSEL ）被锁在上电至所述

功能表。六总线时钟可以选择为

无论是同步的，在1/2的CPU速度或异步

32MHz的由BSEL选择锁定input.The输入提供

为三态和测试模式的条件在系统级辅助

testing.These乘以系数可定制

特定的应用程序。无干扰站的时钟控制

为SDRAM （ 5 ： 8 ）和SDRAM （ 9:12 ）银行

（ STP2 ＃， STP3 ＃）。

高驱动总线和SDRAM输出通常提供

大于1 V / ns的转换速率为30 pF的负载。 CPU输出

通常提供比1V / ns的转换速率为20pF的

在保持50±5 ％的占空比的负载。该参考时钟

输出通常提供比0.5V更好/ ns的压摆率。

单独的缓存电源引脚VDDL允许标称3.3V

电压或降低电压摆幅（ 2.9 2.5V ）的

CPUL （1 ：2）和IOAPIC输出。

特点

15个CPU时钟速度总：

- 两份CPU时钟与VDDL （ 2.5 3.3V ）

- 十二（12）的SDRAM （ 3.3伏）加一

CPUH / AGP （ 3.3V ）时钟

六份总线时钟（同步于CPU时钟/ 2

或异步的32兆赫）

250PS的输出歪斜窗口CPU andSDRAM时钟

和500PS窗口总线时钟。 CPU时钟总线时钟

歪斜1-4ns （ CPU初）

一式两份参考文献。时钟@ 14.31818兆赫（由一个驱动

VDDL为IOAPIC ）

一个48兆赫（3.3V TTL）支持USB和单24

兆赫。

单独VDDL为CPUL （1： 2）的时钟缓冲器和IOAPIC到

允许2.5V输出（或标准。 VDD）

3.0V - 3.7V电源电压范围W / 2.5V兼容输出

48引脚SSOP封装

框图

引脚配置

48引脚SSOP

Pentium是Intel Corporation的注册商标

9147-03修订版A 01年4月25日

ICS保留随时修改在本标识的设备数据的权利

出版，恕不另行通知。 ICS建议客户获取最新的

版本的所有设备数据，以验证任何信息所依赖的

客户是当前和准确。

ICS9147-03

功能与（ 14.31818 MHz的输入）

Addre S S小种下CT

FS2

FS1

FS0

CPUL （1： 2）

CPUH

SDRAM

(1:12)

（兆赫）

66.8

68.5

Test/2**

三态

BUS（ 1：6）

（M赫兹）

BSEL=1

33.4

27.5

37.5

34.3

Test/4**

三态

BSEL=0

Test/3**

三态

24M

（M赫兹）

（兆赫）

三态

48M

（M赫兹）

（兆赫）

三态

SDRAM时钟使能

DIMM

BANK1 BANK2 BANK3

STP2 ＃ STP3 ＃

SDRAM SDRAM SDRAM

(1:4)

(5:8)

(9:12)

停止停止

低

停止

低

停止

低

测试/ 4 **测试/ 2 **

**测试：是施加到X1输入频率。可以是晶体或产生时钟测试仪

覆盖在水晶X1引脚。

引脚说明

PI N N ü M B é

3, 9, 16, 22,

27, 33, 39, 45

8, 10, 11, 12, 14,

23, 24

FS1

VDDL

BUS（ 1：5）

BUS6

FS0

S TP ＃（ 2:3）

24M

1, 6, 13, 19,

30, 36, 48

17, 18, 20, 21, 28,

29, 31, 32, 34,

35, 37, 38

42, 43

7, 25, 26

BS EL

VDD3

S DRAM （ 1:12 ）

中c p UH / AGP

CPUL （1： 2）

N / C

48M

FS2

IO AP IC

PI N N A M ê

TYPE

P WR

—

D E S·C R I PT我0：N

参考时钟输出*

逻辑输入频率选择位1 * 。输入锁存P oweron 。

地面上。

rystal输入。 ominally 14.318兆赫。有内部负荷上限

rystal输出。有内部负荷帽和feedack电阻X1

2.5或3.3V缓冲电源CP UL和IO AP IC输出缓冲器。

总线时钟输出。看看表选择频率

总线时钟输出。 S EE选择表的频率。 *

逻辑输入频率选择位0 。 * 。输入锁存P oweron 。

银行能解决局长DRAM时钟见上表，C锁

在4 （S TP 2 ＃组启用停止DIMM BANK2 ，S TP 3 ＃站DIMM

银行3时低）。

24MHz的固定时钟。 *

逻辑输入*选择同步或异步总线频

见上表。输入锁存P oweron 。 *

3.3伏的核心逻辑和缓冲力量

S DRAM钟表位于C P U被速度。 S EE选择表的频率。

CPU时钟工作在s DRAM VDD电平（ 3.3V标称值），为AGP等。

CPU时钟输出时钟.S EE选择表的频率。在perates

下降到2.5V由VDDL引脚控制。

P插件内部没有连接。

48 MHz的固定时钟输出* 。

逻辑输入频率选择位2 * 。输入锁存P oweron 。

参考时钟（ 14.318MHz ）搭载VDDL ，

工作2.5 3.3V 。

*双向输入/输出引脚在内部上电复位锁存输入逻辑电平来确定。用规格为10Mohm电阻

程序逻辑嗨到VDD或GND为逻辑低电平。

ICS9147-03

绝对最大额定值

电源电压。。。。。。。。。。。。。。。。。。。。。。。。。。 7.0 V

逻辑输入。。。。。。。。。。。。。。。。。。。。。。。。。。。。 GND -0.5 V到V

+0.5 V

工作环境温度。。。。。。。。。。。。 0 ° C至+ 70°C

储存温度。。。。。。。。。。。。。。。。。。。。。。 -65 ° C至+ 150°C

超出上述上市

绝对最大额定值

可能对器件造成永久性损坏。这些评级

只有与设备，在这些或以上的任何其他条件的功能操作中所列出的规格压力

规范的业务部门是不是暗示。暴露在绝对最大额定值条件下工作

期间可能会影响产品的可靠性。

在3.3V电气特性

= 3.0 - 3.7 V，T

= 0 – 70

C除非另有说明

DC Characte RIS抽动

参数

输入低电压

输入高电压

输入低电平电流

输入高电流

输出低电流

符号

OL1

OH1

OL2

OH2

OL3

OH3

OL1

OH1

OL2

OH2

OL3

OH3

测试条件

STP ＃和锁存输入

VIN = 0V （ STP ＃输入）

VIN = VDD （ STP ＃输入）

VOL = 0.8V ;对IOAPIC ，

CPUH ， SDRAM ，总线& REF

（和CPUL在VDDL = 3.0 3.7V ）

VOH = 2.0V ;对IOAPIC ，

CPUH ， SDRAM ，总线& REF

（和CPUL在VDDL = 3.0 3.7V ）

VOL = 0.8V ;对于固定的24 ， 48脉冲CLKs

VOH = 2.0V ;对于固定的24 ， 48脉冲CLKs

VOL = 0.8V ;为CPUL在

VDDL = 2.5V

VOH = 1.7V ;为CPUL在

VDDL = 2.5V

IOL = 10毫安; - 10毫安的IOAPIC ，

CPUH ， SDRAM ，总线& REF

（和CPUL在VDDL = 3.0 3.7V ）

IOH = - 10毫安;

对于CPUH ，SDRAM总线& REF

（和CPUL在VDDL = 3.0 3.7V ）

IOL = 8毫安;固定脉冲CLKs

IOH = - 8毫安;固定脉冲CLKs

IOL = 8毫安;为CPUL在

VDDL = 2.5V

IOH = - 8毫安;为CPUL在

VDDL = 2.5V

@ 66.6兆赫;所有输出卸载

民

0.7V

- 28.0

- 5.0

典型值

- 10 . 5

30.0

最大

0.2VDD

5.0

单位

输出高电流

输出低电流

输出高电流

输出低电流

输出高电流

输出低电压

- 26.0

25.0

- 22.0

30.0

- 12 . 5

0.22

- 16

- 14

- 9.5

0.4

输出高电压

输出低电压

输出高电压

输出低电压

输出高电压

电源电流

2.4

1.95

2.8

0.25

2.6

0.25

2.1

0.4

180

注1 ：

参数由设计和特性保证。不是100 ％生产测试。

ICS9147-03

在3.3V电气特性

= 3.0 - 3.7 V，T

= 0 – 70

C除非另有说明

AC Characte RIS抽动

参数

上升时间

下降时间

上升时间

下降时间

上升时间

下降时间

上升时间

下降时间

占空比

抖动，哦NE西格玛

抖动，绝对

抖动，哦NE西格玛

抖动，绝对

输入频率

逻辑输入电容

晶澳scillator电容

上上电时间

时钟歪斜

Symbo升

jis1

jab1

jis2

jab2

INX

sk1

sk2

sk3

SR4

试验共nditio NS

20pF的负载，为0.8 2.0V

CPU ， SDRAM ，总线& REF

20pF的负载， 2.0 0.8V

CPU ， SDRAM ，总线& REF

20pF的负载， 20 ％至80％

CPU ， SDRAM ，总线& REF

20pF的负载，80％至20％的

CPU ， SDRAM ，总线& REF

20pF的负载，为0.8 2.0V

固定24 & 48个时钟

20pF的负载， 2.0 0.8V

固定24 & 48个时钟

20pF的负载，为0.4 2.0V ， CPUL与

VDDL = 2.5V

20pF的负载， 2.0 0.4V ， CPUL与

VDDL = 2.5V

20pF的负载@ VO UT = 1.4V

CPU &总线时钟;负载= 20pF的，

SDRAM ;负载= 30pF的

25兆赫， BSEL = 1

CPU &总线时钟;负载= 20pF的，

SDRAM ;负载= 30pF的

FO UT = 25 MHz时， BSEL = 1

固定CLK ;负载= 20pF的

民

- 250

-5

12.0

典型值

0.9

0.8

1.5

1.4

1.7

1.2

2.0

1.5

14.318

2.5

150

300

2.6

250

最大

1.5

1.4

2.5

2.4

2.5

2.0

3.0

2.5

15 0

250

16 . 0

4.5

250

500

400

单位

兆赫

逻辑输入引脚

X1 ， X2引脚

从VDD = 1.6V至66.6月1日穿越

兆赫VDD电源斜坡< 40毫秒

CPU到CPU ;负载= 20pF的; @ 1.4V

（同VDD ）

总线到总线;负载= 20pF的; @ 1.4V

CPU与总线;负载= 20pF的; @ 1.4V

（ CPU早）

SDCPU （ @ 3.3V ）提供至CPU （ @ 2.5V）

（ 2.5V的CPU是晚）

注1 ：

参数由设计和特性保证。不是100 ％生产测试。

ICS9147-03

共用引脚工作 -

输入/输出引脚

引脚2 ，15， 46和47上的

ICS9147-03

作为双

信号的功能的设备。在初始上电时，

它们作为输入引脚。的逻辑电平（电压），其

本这些引脚上，此时被读出并存储到

4位内部数据锁存器。在上电复位结束后，（见

AC特性的时序值），该装置改变

这些引脚为输出功能的操作模式。

在这种模式下，销产生的指定的缓冲

时钟外部负载。

为了程序（负载）的内部配置寄存器

这些引脚，电阻器被连接到或者与VDD （逻辑1）

电源或GND （逻辑0 ）的电位。 10

千欧姆（ 10K ）电阻器被用于提供两个固体的CMOS

在上电时所需的编程电压

规划期间，以提供对一个微不足道的负载

在随后的操作期间输出时钟。

图。 1和2示出实施的推荐手段

此功能。在图1任一个的电阻是负载

到电路板（选择性填充）来配置设备的

内部逻辑。图。图2a和b提供一个电阻

加载选项，其中无论是焊斑片或物理

跳线头可以被使用。

这些数字说明了最优的PCB物理布局

选项。这些配置电阻器是如此之大

欧姆值，它们不影响低阻抗时钟

信号。布局进行了优化，以提供尽可能少的

阻抗转换到时钟信号，作为可能的，因为它

通过编程电阻器垫（ S）通过。

测试模式操作

该

ICS9147-03

包括生产试验验证

操作模式。这要求FS2和FS1的销

被编程为逻辑高和FS0销是

编程为逻辑低电平（请参阅共享引脚工作

部分）。在这种模式下，设备将输出以下

频率。

针

REF ， IOAPIC

48MHz

24MHz

CPU ， SDRAM

BSEL=1

BSEL=0

FRE阙NCY

REF

REF/2

REF/4

REF2

REF/4

REF/3

公共汽车

注意：

REF可以是晶体的连接的次数

设备X1and X2，或者，在一个装置的情况下间

被驱动由外部参考时钟，其频率

对器件的X1脚的基准（或测试）时钟。

图。 1