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集成
电路
系统公司
ICS91305I
高性能通信缓冲区
概述
ICS91305I
是一款高性能,低偏移,低抖动
时钟驱动器。它使用了一个锁相回路(PLL )技术
对齐,在这两个相位和频率,REF输入与
CLKOUT信号。它被设计用来分发高速
在通信系统中的时钟工作速度
从10到133兆赫。
ICS91305I
是它提供了一个零延迟缓冲器
在输入和输出之间的同步。该
同步通过CLKOUT饲料建立回
PLL的输入。由于输入和之间的偏移
输出是小于+/- 350 PS,该部分用作零延迟
缓冲区。
ICS91305I
进来一个八引脚150密耳SOIC
封装。它有五个输出时钟。在没有REF的
输入时,将在掉电模式。在这种模式下,
PLL被关断,输出缓冲器被拉低。
掉电模式提供最低的功耗
对于一个备用状态。
特点
零输入 - 输出延迟
频率范围10 - 133兆赫( 3.3V )
5V容限输入REF
高环路滤波器的带宽非常适合传播
频谱的应用程序。
输出之间的低于200 ps的抖动
歪斜控制输出
歪斜输出之间低于250 ps的
提供8引脚150密耳SOIC & 173万
TSSOP封装
3.3V±10 %的操作
支持工业级温度范围-40 ° C至
85°C
引脚配置
REF
CLK2
CLK1
GND
1
2
3
4
8
7
6
5
CLKOUT
CLK4
VDD
CLK3
框图
8引脚SOIC & TSSOP
0691F—06/03/05
ICS91305I
ICS91305I
引脚说明
引脚数
1
2
3
4
5
6
7
8
引脚名称
REF
2
CLK2
3
CLK1
3
GND
CLK3
3
VDD
CLK4
3
CLKOUT
3
TYPE
IN
OUT
OUT
PWR
OUT
PWR
OUT
OUT
描述
输入参考频率,可承受5V输入。
缓冲时钟输出
缓冲时钟输出
缓冲时钟输出
电源( 3.3V )
缓冲时钟输出
缓冲时钟输出。在这个引脚内部反馈
注意事项:
1.通过设计和特性保证。不受100 %的测试。
2.弱上拉下来
对所有输出3.弱上拉下来
0691F—06/03/05
2
ICS91305I
绝对最大额定值
电源电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7.0 V
逻辑输入( REF除外) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 GND -0.5 V到V
DD
+ 0.5 V
逻辑输入REF 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 GND -0.5V至GND + 5.5 V
工作环境温度。 。 。 。 。 。 。 。 。 。 -40 ° C至+ 85°C
储存温度。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ° C至+ 150°C
超出上述上市
绝对最大额定值
可能对器件造成永久性损坏。这些
额定值仅应力的规格和装置的这些功能操作或上述任何其他情况
在规范的业务部门所列出的是不是暗示。暴露在绝对最大额定值条件
长时间可能会影响产品的可靠性。
在3.3V电气特性
V
DD
= 3.0 - 3.6 V ,T
A
= -40 ° C至+ 85
°C
除非另有说明
DC特性
参数
输入低电压
输入高电压
输入低电平电流
输入高电流
输出低
电压
1
输出高
电压
1
掉电
电源电流
电源电流
符号
V
IL
V
IH
I
IL
I
IH
V
OL
V
OH
I
DD
I
DD
V
IN
=0V
V
IN
=V
DD
I
OL
= 12毫安
I
OH
= -12mA
REF = 0兆赫
卸载oututs在66.66 MHz的
SEL输入在V
DD
或GND
2.4
2.0
19
0.10
0.25
2.9
0.3
30.0
100.0
80.0
100.0
250.0
0.4
测试条件
典型值
最大
0.8
单位
V
V
A
A
V
V
A
mA
注意事项:
1.通过设计和特性保证。不受100 %的测试。
2.所有歪斜规格mesured用50Ω传输线,负载teminated与50Ω至1.4V 。
测量1.4V 3.占空比。
4.斜测量1.4V的上升沿。加载中必须等于产出。
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3
ICS91305I
开关特性
参数
输出周期
输入周期
占空比
1
占空比
1
上升时间
1
下降时间
1
延迟,楼盘上涨
边缘CLKOUT
上升沿
1, 2
输出到输出
SKEW
1
设备到设备
SKEW
1
循环周期
抖动
1
PLL锁定时间
1
抖动;绝对
抖动
1
抖动; 1 - 西格玛
1
符号
t1
t1
Dt1
Dt2
tr1
tf1
Dr1
TSKEW
Tdsk - Tdsk
TCYC - TCYC
t
LOCK
TJabs
Tj1s
条件
随着CL = 30pF的
随着CL = 30pF的
测量1.4V ; CL = 30pF的
测量VDD / 2的F out
<66.6MHz
测量0.8V和2.0V之间:
CL=30pF
测量2.0V和0.8V之间;
CL=30pF
测量1.4V
同样装所有输出,
CL=20pF
测量VDD / 2的
器件的引脚CLKOUT
测得66.66兆赫,装
输出
稳定的电源,有效的时钟
呈现在REF引脚
@ 10,000次
C
L
= 30pF的
@ 10,000次
C
L
= 30pF的
-200
70
14
0
100.00
(10)
100.00
(10)
40.0
45
50
50
1.2
1.2
0
典型值
最大
7.5
(133)
7.5
(133)
60
55
1.5
1.5
±350
250
700
200
1.0
200
60
单位
ns
(兆赫)
ns
(兆赫)
%
%
ns
ns
ps
ps
ps
ps
ms
ps
ps
注意事项:
1.通过设计和特性保证。不受100 %的测试。
2. REF输入具有1.4V的阈值电压
3.预计随着负载的所有输出参数
0691F—06/03/05
4
ICS91305I
输出到输出偏斜
CLKOUT和CLK之间的偏移(1-4)的输出不是动态由PLL调节。由于CLKOUT是
的输入到PLL ,零相位差从REF保持CLKOUT 。如果同样装所有输出,
零相位差将维持从REF到所有输出。
如果应用程序不需要进行任何输出,输出偏斜,所有的输出必须平等地加载。
如果CLK ( 1-4)的输出比CLKOUT , CLK少装( 1-4)输出会导致它;并且如果在CLK (1-4 )更加载
比CLKOUT , CLK ( 1-4)将落后于CLKOUT 。
由于CLKOUT和CLK (1-4)的输出是相同的,它们全都起始于相同的时间,但不同的载荷引起
它们具有不同的上升时间和不同的时间交叉的测量阈值。
REF输入和
所有输出
同样装载
REF的输入和CLK (1-4)
输出负载同样,与
CLKOUT装载更多。
REF输入和CLK ( 1_4 )
输出负载同样,与
CLKOUT加载更少。
用不同的加载配置时序图
0691F—06/03/05
5
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    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

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