集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
F
EATURES
完全集成的PLL
17 LVCMOS / LVTTL输出， 15Ω的典型输出阻抗
可选晶体振荡器接口或
LVCMOS / LVTTL REF_CLK
最大输出频率： 166.67MHz
最大晶振输入频率： 38MHz
最大REF_CLK输入频率： 83.33MHz
个别银行可选择的输出分频器
生成33.333MHz ， 66.66MHz ， 100MHz至
同时133.333MHz
生成的PCI / PCI -X不同的反馈控制
从20MHz的或25MHz晶体或33.333MHz频率
或66.666MHz参考频率
周期到周期抖动： 70ps （最大）
周期抖动， RMS ： 17ps （最大）
输出偏斜： 230ps （最大）
银行歪斜： 40ps的（最大）
静态相位偏移： 0 ± 150ps的（最大）
G
ENERAL
D
ESCRIPTION
该ICS8761是一款低电压，低偏移的PCI /
PCI -X时钟发生器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8761有一个可选的
REF_CLK或晶体输入。在REF_CLK输入
接受LVCMOS或LVTTL输入电平。该ICS8761有
完全集成的PLL与频率可配置的时钟
和乘法和再生时钟输出的反馈
以“零延迟” 。使用20MHz的或25MHz晶体或
33.333MHz和66.666MHz的参考频率， ICS8761
将生成33.333MHz ， 66.666MHz的输出频率，
为100MHz和133.333MHz同时进行。
ICS
在ICS8761的低阻抗LVCMOS / LVTTL输出
设计用于驱动50Ω串联或并联终止
传输线。
B
LOCK
D
IAGRAM
OEA
MR
D_SELA0
D_SELA1
REF_CLK
XTAL1
OSC
1
0
÷3
÷4
÷6
÷12
00
01
10
11
全3.3V或3.3V核心， 2.5V多种输出供电方式
0 ° C至85°C的工作环境温度
无铅封装
QA0
QA1
0
1
P
IN
A
SSIGNMENT
V
DDOC
V
DDOC
V
DDOD
V
DDOD
GND
GND
GND
GND
QC0
QC1
QC2
QC3
QD0
QD1
QD2
QA3
REF_CLK
1
2
3
4
5
6
7
8
9
XTAL2
XTAL_SEL
FB_IN
PLL_SEL
OEB
D_SELB1
D_SELB0
PLL
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
48
47
46
45
44
43
42
QD3
QA2
GND
Fb_out分别
V
DDOFB
FB_IN
V
DD
FBDIV_SEL0
FBDIV_SEL1
MR
V
DD
D_SELD0
D_SELD1
OED
OEB
D_SELB0
D_SELB1
GND
00
01
10
11
QB0
QB1
QB2
QB3
GND
XTAL1
XTAL2
V
DD
XTAL_SEL
PLL_SEL
V
DDA
QC0
OEC
00
01
10
11
QC1
ICS8761
41
40
39
38
37
36
35
34
D_SELC1
D_SELC0
OED
00
01
10
11
V
DD
QC2
D_SELC0
QC3
D_SELC1
OEC
OEA
D_SELA0
D_SELA1
GND
10
11
12
13
14
15
QD0
QD1
QD2
QD3
33
16
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
QA0
QA1
QA2
QA3
QB0
QB1
QB2
V
DDOA
V
DDOA
V
DDOB
V
DDOB
GND
GND
GND
GND
QB3
D_SELD1
D_SELD0
÷6
÷12
÷16
÷20
00
01
10
11
Fb_out分别
FBDIV_SEL1
FBDIV_SEL0
8761CY
64引脚LQFP
10x10公厘X 1.4毫米包体
Y封装
顶视图
www.icst.com/products/hiperclocks.html
1
REV 。 2004年9月7日
集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
TYPE
输入
动力
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 16, 17,
21, 25, 29,
33, 48, 52,
56, 60, 64
3, 4
5, 9, 40, 44
6
7
8
10, 11
12
13
14, 15
18, 20,
22, 24
19, 23
26, 28,
30, 32
27, 31
34, 35
36
37
38, 39
南ê
REF_CLK
GND
XTAL1,
XTAL2
V
DD
XTAL_SEL
PLL_SEL
V
DDA
D_SELC0,
D_SELC1
OEC
OEA
D_SELA0,
D_SELA1
QA0 ， QA1 ，
QA2 ， QA3
V
DDOA
QB0 ， QB1 ，
QB2 ， QB3
V
DDOB
D_SELB1,
D_SELB0
OEB
OED
D_SELD1,
D_SELD0
MR
下拉参考时钟输入。 LVCMOS / LVTTL接口电平。
电源接地。
输入
动力
输入
输入
动力
输入
输入
输入
输入
产量
动力
产量
动力
输入
输入
输入
输入
下拉
上拉
上拉
下拉
下拉
上拉
上拉
下拉
上拉
上拉
晶体振荡器接口。 XTAL1为输入。 XTAL2为输出。
核心供电引脚。
晶振或参考时钟作为PLL的选择
引用来源。选择HIGH，当XTAL输入。选择REF_CLK
当低。 LVCMOS / LVTTL接口电平。
PLL和旁路模式之间进行选择。当HIGH ，选择PLL 。
当低，选择的参考时钟。 LVCMOS / LVTTL接口电平。
模拟电源引脚。请参阅应用注意过滤。
如表3中所述选择了C银行的输出分频值。
LVCMOS / LVTTL接口电平。
决定了C银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
确定银行A输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的银行A输出分频值。
LVCMOS / LVTTL接口电平。
银行时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
B银行的时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行B输出。
如表3中所述选择的银行B输出分频值。
LVCMOS / LVTTL接口电平。
决定了B银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
决定组D输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的组D输出分频值。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
反馈输入到相位检测器，用于产生时钟与"zero
delay" 。 LVCMOS / LVTTL接口电平。
41
输入
下拉
42
43
45
FBDIV_SEL1
FBDIV_SEL0
FB_IN
输入
输入
输入
下拉
上拉
下拉
8761CY
www.icst.com/products/hiperclocks.html
2
REV 。 2004年9月7日
集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
TYPE
动力
产量
产量
动力
产量
动力
描述
输出电源引脚Fb_out分别输出。
反馈输出。连接到FB_IN 。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
银行D时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚组D输出。
C银行的时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚C银行的输出。
数
46
47
49, 51,
53, 55
50, 54
57, 59,
61, 63
58, 62
名字
V
DDOFB
Fb_out分别
QD 3 ， QD2 ，
QD1 ， QD0
V
DDOD
QC3 ， QC2 ，
QC1 ， QC0
V
DDOC
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出） ;注1
输出阻抗
V
DD
, V
DDA
= 3.465V; V
DDOX
= 3.465V
V
DD
, V
DDA
= 3.465V; V
DDOX
= 2.625V
15
测试条件
最小典型
最大
4
51
51
9
11
单位
pF
K
K
pF
pF
注1 ： V
DDOX
表示V
DDOA
, V
DDOB
, V
DDOC
, V
DDOD
, V
DDOFB
.
T
ABLE
3A 。
安输出
C
ONTROL
P
IN
F
油膏
T
ABLE
输入
MR
1
0
X
OEA
1
1
0
OEB
1
1
0
OEC
1
1
0
OED
1
1
0
QA0 ： QA3
低
活跃
成为HiZ
低
活跃
成为HiZ
输出
QB0 ： QB3
QC0 ： QC3
低
活跃
成为HiZ
QD0 ： QD 3
低
活跃
成为HiZ
T
ABLE
3B 。
操作摄像机
M
ODE
F
油膏
T
ABLE
输入
PLL_SEL
0
1
经营模式
绕行
PLL
T
ABLE
3C 。我PLL
NPUT
F
油膏
T
ABLE
输入
XTAL_SEL
0
1
PLL输入
REF_CLK
晶振
8761CY
www.icst.com/products/hiperclocks.html
3
REV 。 2004年9月7日
集成
电路
系统公司
T
ABLE
3D 。
ONTROL
F
油膏
T
ABLE
输入
参考
频带
（兆赫）
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
输出
PLL_SEL = 1
QX0 ： QX3
x2
x4
x 5.33
x 6.67
x 1.5
x3
x4
x5
x1
x2
x 2.67
x 3.33
÷2
÷1
x 1.33
频率
QX0 ： QX3
（兆赫）
83.33 - 166.67
83.33 - 166.67
83.33 - 166.67
83.33 - 166.67
62.4 - 125
62.4 - 125
62.4 - 125
62.4 - 125
41.6 - 83.33
41.6 - 83.33
41.6 - 83.33
41.6 - 83.33
20.8 - 41.67
20.8 - 41.67
20.8 - 41.67
Fb_out分别
（兆赫）
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
D_SELx1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
D_SELx0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
FBDIV_SEL1 FBDIV_SEL0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
12.5 - 25
x 1.67
20.8 - 41.67
12.5 - 25
注： D_SELX1表示D_SELA1 ， D_SELB1 ， D_SELC1和D_SELD1 。 D_SELX0表示D_SELA0 ， D_SELB0 ，
D_SELC0和D_SELD0 。 QX0 ： QX3表示QA0 ： QA3 ， QB0 ： QB3 ， QC0 ： QC3 ，并QD0 ： QD 3 。
T
ABLE
3E 。
ONTROL
F
油膏
T
ABLE
（ PCI
ONFIGURATION
)
输入
D_SELx1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
D_SELx0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
FBDIV_SEL1 FBDIV_SEL0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
参考频率
（兆赫）
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
输出
PLL_SEL = 1
QX0 ： QX3
x2
x4
x 5.33
x 6.67
x 1.5
x3
x4
x5
x1
x2
x 2.67
x 3.33
÷2
÷1
x 1.33
频率
QX0 ： QX3
Fb_out分别
（兆赫）
（兆赫）
133
66.67
133
133
133
100
100
100
100
66.67
66.67
66.67
66.67
33.33
33.33
33.33
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
1
1
1
1
20
x 1.67
33.33
20
注： D_SELX1表示D_SELA1 ， D_SELB1 ， D_SELC1和D_SELD1 。 D_SELX0表示D_SELA0 ， D_SELB0 ，
D_SELC0和D_SELD0 。 QX0 ： QX3表示QA0 ： QA3 ， QB0 ： QB3 ， QC0 ： QC3 ，并QD0 ： QD 3 。
8761CY
www.icst.com/products/hiperclocks.html
4
REV 。 2004年9月7日
集成
电路
系统公司
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDOX
+ 0.5V
41.1 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDOX
= 3.3V ±5％ ，T
A
= 0°C
TO
85°C
符号
V
DD
V
DDA
V
DDOX
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
输出电源电压;注1
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
175
55
25
单位
V
V
V
mA
mA
mA
输出电源电流;注2：
I
DDOX
注1 ： V
DDOX
表示V
DDOA
, V
DDOB
, V
DDOC
, V
DDOD
和V
DDOFB
.
注2 ：我
DDOX
表示我
DDOA
, I
DDOB
, I
DDOC
, I
DDOD
和我
DDOFB
.
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDOX
= 3.3V ±5％ ，T
A
= 0°C
TO
85°C
符号
参数
OEA ： OED ， XTAL_SEL ， MR，
D_SELA0 ： D_SELD0 ， FB_IN ，
输入
D_SELA1 ： D_SELD1 ， PLL_SEL ，
高压FBDIV_SEL0 ， FBDIV_SEL1
REF_CLK
OEA ： OED ， XTAL_SEL ， MR，
D_SELA0 ： D_SELD0 ， FB_IN ，
输入
D_SELA1 ， D_SELD1 ， PLL_SEL
低电压
REF_CLK
D_SELA0 ： D_SELD0 ， FB_IN ， MR，
D_SELA1 ： D_SELD1 ， REF_CLK ，
输入
FBDIV_SEL1
HIGH CURRENT
XTAL_SEL ， PLL_SEL ，
FBDIV_SEL0 ， OEA ： OED
D_SELA0 ： D_SELD0 ， FB_IN ， MR，
D_SELA1 ： D_SELD1 ， REF_CLK ，
输入
FBDIV_SEL1
低电流
XTAL_SEL ， PLL_SEL ，
FBDIV_SEL0 ， OEA ： OED
输出高电压;注1
输出低电压;注1
输出三态电流低
-5
5
测试条件
最低
2
2
-0.3
-0.3
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
-5
-150
2.6
0.5
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
A
V
V
A
A
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OZL
I
OZH
三态输出电流高
注1 ：输出端接50
到V
DDOX
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
8761CY
www.icst.com/products/hiperclocks.html
5
REV 。 2004年9月7日
集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
F
EATURES
完全集成的PLL
17 LVCMOS / LVTTL输出， 15Ω的典型输出阻抗
可选晶体振荡器接口或
LVCMOS / LVTTL REF_CLK
最大输出频率： 166.67MHz
最大晶振输入频率： 38MHz
最大REF_CLK输入频率： 83.33MHz
个别银行可选择的输出分频器
生成33.333MHz ， 66.66MHz ， 100MHz至
同时133.333MHz
生成的PCI / PCI -X不同的反馈控制
从20MHz的或25MHz晶体或33.333MHz频率
或66.666MHz参考频率
周期到周期抖动： 70ps （最大）
周期抖动， RMS ： 17ps （最大）
输出偏斜： 230ps （最大）
银行歪斜： 40ps的（最大）
静态相位偏移： 0 ± 150ps的（最大）
G
ENERAL
D
ESCRIPTION
该ICS8761是一款低电压，低偏移的PCI /
PCI -X时钟发生器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8761有一个可选的
REF_CLK或晶体输入。在REF_CLK输入
接受LVCMOS或LVTTL输入电平。该ICS8761有
完全集成的PLL与频率可配置的时钟
和乘法和再生时钟输出的反馈
以“零延迟” 。使用20MHz的或25MHz晶体或
33.333MHz和66.666MHz的参考频率， ICS8761
将生成33.333MHz ， 66.666MHz的输出频率，
为100MHz和133.333MHz同时进行。
ICS
在ICS8761的低阻抗LVCMOS / LVTTL输出
设计用于驱动50Ω串联或并联终止
传输线。
B
LOCK
D
IAGRAM
OEA
MR
D_SELA0
D_SELA1
REF_CLK
XTAL1
OSC
1
0
÷3
÷4
÷6
÷12
00
01
10
11
全3.3V或3.3V核心， 2.5V多种输出供电方式
0 ° C至85°C的工作环境温度
无铅封装
QA0
QA1
0
1
P
IN
A
SSIGNMENT
V
DDOC
V
DDOC
V
DDOD
V
DDOD
GND
GND
GND
GND
QC0
QC1
QC2
QC3
QD0
QD1
QD2
QA3
REF_CLK
1
2
3
4
5
6
7
8
9
XTAL2
XTAL_SEL
FB_IN
PLL_SEL
OEB
D_SELB1
D_SELB0
PLL
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
48
47
46
45
44
43
42
QD3
QA2
GND
Fb_out分别
V
DDOFB
FB_IN
V
DD
FBDIV_SEL0
FBDIV_SEL1
MR
V
DD
D_SELD0
D_SELD1
OED
OEB
D_SELB0
D_SELB1
GND
00
01
10
11
QB0
QB1
QB2
QB3
GND
XTAL1
XTAL2
V
DD
XTAL_SEL
PLL_SEL
V
DDA
QC0
OEC
00
01
10
11
QC1
ICS8761
41
40
39
38
37
36
35
34
D_SELC1
D_SELC0
OED
00
01
10
11
V
DD
QC2
D_SELC0
QC3
D_SELC1
OEC
OEA
D_SELA0
D_SELA1
GND
10
11
12
13
14
15
QD0
QD1
QD2
QD3
33
16
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
QA0
QA1
QA2
QA3
QB0
QB1
QB2
V
DDOA
V
DDOA
V
DDOB
V
DDOB
GND
GND
GND
GND
QB3
D_SELD1
D_SELD0
÷6
÷12
÷16
÷20
00
01
10
11
Fb_out分别
FBDIV_SEL1
FBDIV_SEL0
8761CY
64引脚LQFP
10x10公厘X 1.4毫米包体
Y封装
顶视图
www.icst.com/products/hiperclocks.html
1
REV 。 2004年9月7日
集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
TYPE
输入
动力
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 16, 17,
21, 25, 29,
33, 48, 52,
56, 60, 64
3, 4
5, 9, 40, 44
6
7
8
10, 11
12
13
14, 15
18, 20,
22, 24
19, 23
26, 28,
30, 32
27, 31
34, 35
36
37
38, 39
南ê
REF_CLK
GND
XTAL1,
XTAL2
V
DD
XTAL_SEL
PLL_SEL
V
DDA
D_SELC0,
D_SELC1
OEC
OEA
D_SELA0,
D_SELA1
QA0 ， QA1 ，
QA2 ， QA3
V
DDOA
QB0 ， QB1 ，
QB2 ， QB3
V
DDOB
D_SELB1,
D_SELB0
OEB
OED
D_SELD1,
D_SELD0
MR
下拉参考时钟输入。 LVCMOS / LVTTL接口电平。
电源接地。
输入
动力
输入
输入
动力
输入
输入
输入
输入
产量
动力
产量
动力
输入
输入
输入
输入
下拉
上拉
上拉
下拉
下拉
上拉
上拉
下拉
上拉
上拉
晶体振荡器接口。 XTAL1为输入。 XTAL2为输出。
核心供电引脚。
晶振或参考时钟作为PLL的选择
引用来源。选择HIGH，当XTAL输入。选择REF_CLK
当低。 LVCMOS / LVTTL接口电平。
PLL和旁路模式之间进行选择。当HIGH ，选择PLL 。
当低，选择的参考时钟。 LVCMOS / LVTTL接口电平。
模拟电源引脚。请参阅应用注意过滤。
如表3中所述选择了C银行的输出分频值。
LVCMOS / LVTTL接口电平。
决定了C银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
确定银行A输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的银行A输出分频值。
LVCMOS / LVTTL接口电平。
银行时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行A输出。
B银行的时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚银行B输出。
如表3中所述选择的银行B输出分频值。
LVCMOS / LVTTL接口电平。
决定了B银行的输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
决定组D输出状态。高电平时，输出使能。
低电平时，输出被禁止。 LVCMOS / LVTTL接口电平。
如表3中所述选择的组D输出分频值。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
如表3中所述选择银行的反馈分频器的输出值。
LVCMOS / LVTTL接口电平。
反馈输入到相位检测器，用于产生时钟与"zero
delay" 。 LVCMOS / LVTTL接口电平。
41
输入
下拉
42
43
45
FBDIV_SEL1
FBDIV_SEL0
FB_IN
输入
输入
输入
下拉
上拉
下拉
8761CY
www.icst.com/products/hiperclocks.html
2
REV 。 2004年9月7日
集成
电路
系统公司
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
TYPE
动力
产量
产量
动力
产量
动力
描述
输出电源引脚Fb_out分别输出。
反馈输出。连接到FB_IN 。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
银行D时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚组D输出。
C银行的时钟输出。 15
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚C银行的输出。
数
46
47
49, 51,
53, 55
50, 54
57, 59,
61, 63
58, 62
名字
V
DDOFB
Fb_out分别
QD 3 ， QD2 ，
QD1 ， QD0
V
DDOD
QC3 ， QC2 ，
QC1 ， QC0
V
DDOC
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出） ;注1
输出阻抗
V
DD
, V
DDA
= 3.465V; V
DDOX
= 3.465V
V
DD
, V
DDA
= 3.465V; V
DDOX
= 2.625V
15
测试条件
最小典型
最大
4
51
51
9
11
单位
pF
K
K
pF
pF
注1 ： V
DDOX
表示V
DDOA
, V
DDOB
, V
DDOC
, V
DDOD
, V
DDOFB
.
T
ABLE
3A 。
安输出
C
ONTROL
P
IN
F
油膏
T
ABLE
输入
MR
1
0
X
OEA
1
1
0
OEB
1
1
0
OEC
1
1
0
OED
1
1
0
QA0 ： QA3
低
活跃
成为HiZ
低
活跃
成为HiZ
输出
QB0 ： QB3
QC0 ： QC3
低
活跃
成为HiZ
QD0 ： QD 3
低
活跃
成为HiZ
T
ABLE
3B 。
操作摄像机
M
ODE
F
油膏
T
ABLE
输入
PLL_SEL
0
1
经营模式
绕行
PLL
T
ABLE
3C 。我PLL
NPUT
F
油膏
T
ABLE
输入
XTAL_SEL
0
1
PLL输入
REF_CLK
晶振
8761CY
www.icst.com/products/hiperclocks.html
3
REV 。 2004年9月7日
集成
电路
系统公司
T
ABLE
3D 。
ONTROL
F
油膏
T
ABLE
输入
参考
频带
（兆赫）
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
输出
PLL_SEL = 1
QX0 ： QX3
x2
x4
x 5.33
x 6.67
x 1.5
x3
x4
x5
x1
x2
x 2.67
x 3.33
÷2
÷1
x 1.33
频率
QX0 ： QX3
（兆赫）
83.33 - 166.67
83.33 - 166.67
83.33 - 166.67
83.33 - 166.67
62.4 - 125
62.4 - 125
62.4 - 125
62.4 - 125
41.6 - 83.33
41.6 - 83.33
41.6 - 83.33
41.6 - 83.33
20.8 - 41.67
20.8 - 41.67
20.8 - 41.67
Fb_out分别
（兆赫）
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
12.5 - 25
41.6 - 83.33
20.83 - 41.67
15.62 - 31.25
D_SELx1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
D_SELx0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
FBDIV_SEL1 FBDIV_SEL0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
12.5 - 25
x 1.67
20.8 - 41.67
12.5 - 25
注： D_SELX1表示D_SELA1 ， D_SELB1 ， D_SELC1和D_SELD1 。 D_SELX0表示D_SELA0 ， D_SELB0 ，
D_SELC0和D_SELD0 。 QX0 ： QX3表示QA0 ： QA3 ， QB0 ： QB3 ， QC0 ： QC3 ，并QD0 ： QD 3 。
T
ABLE
3E 。
ONTROL
F
油膏
T
ABLE
（ PCI
ONFIGURATION
)
输入
D_SELx1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
D_SELx0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
FBDIV_SEL1 FBDIV_SEL0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
参考频率
（兆赫）
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
输出
PLL_SEL = 1
QX0 ： QX3
x2
x4
x 5.33
x 6.67
x 1.5
x3
x4
x5
x1
x2
x 2.67
x 3.33
÷2
÷1
x 1.33
频率
QX0 ： QX3
Fb_out分别
（兆赫）
（兆赫）
133
66.67
133
133
133
100
100
100
100
66.67
66.67
66.67
66.67
33.33
33.33
33.33
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
20
66.67
33.33
25
1
1
1
1
20
x 1.67
33.33
20
注： D_SELX1表示D_SELA1 ， D_SELB1 ， D_SELC1和D_SELD1 。 D_SELX0表示D_SELA0 ， D_SELB0 ，
D_SELC0和D_SELD0 。 QX0 ： QX3表示QA0 ： QA3 ， QB0 ： QB3 ， QC0 ： QC3 ，并QD0 ： QD 3 。
8761CY
www.icst.com/products/hiperclocks.html
4
REV 。 2004年9月7日
集成
电路
系统公司
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDOX
+ 0.5V
41.1 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
ICS8761
L
OW
V
oltage
, L
OW
S
KEW
,
PCI / PCI -X
LOCK
G
enerator
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDOX
= 3.3V ±5％ ，T
A
= 0°C
TO
85°C
符号
V
DD
V
DDA
V
DDOX
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
输出电源电压;注1
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
175
55
25
单位
V
V
V
mA
mA
mA
输出电源电流;注2：
I
DDOX
注1 ： V
DDOX
表示V
DDOA
, V
DDOB
, V
DDOC
, V
DDOD
和V
DDOFB
.
注2 ：我
DDOX
表示我
DDOA
, I
DDOB
, I
DDOC
, I
DDOD
和我
DDOFB
.
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDOX
= 3.3V ±5％ ，T
A
= 0°C
TO
85°C
符号
参数
OEA ： OED ， XTAL_SEL ， MR，
D_SELA0 ： D_SELD0 ， FB_IN ，
输入
D_SELA1 ： D_SELD1 ， PLL_SEL ，
高压FBDIV_SEL0 ， FBDIV_SEL1
REF_CLK
OEA ： OED ， XTAL_SEL ， MR，
D_SELA0 ： D_SELD0 ， FB_IN ，
输入
D_SELA1 ， D_SELD1 ， PLL_SEL
低电压
REF_CLK
D_SELA0 ： D_SELD0 ， FB_IN ， MR，
D_SELA1 ： D_SELD1 ， REF_CLK ，
输入
FBDIV_SEL1
HIGH CURRENT
XTAL_SEL ， PLL_SEL ，
FBDIV_SEL0 ， OEA ： OED
D_SELA0 ： D_SELD0 ， FB_IN ， MR，
D_SELA1 ： D_SELD1 ， REF_CLK ，
输入
FBDIV_SEL1
低电流
XTAL_SEL ， PLL_SEL ，
FBDIV_SEL0 ， OEA ： OED
输出高电压;注1
输出低电压;注1
输出三态电流低
-5
5
测试条件
最低
2
2
-0.3
-0.3
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
-5
-150
2.6
0.5
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
A
V
V
A
A
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OZL
I
OZH
三态输出电流高
注1 ：输出端接50
到V
DDOX
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
8761CY
www.icst.com/products/hiperclocks.html
5
REV 。 2004年9月7日
QQ：2880707522 复制
