集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
8 LVCMOS输出， 7Ω典型的输出阻抗
可选的LVCMOS CLK0或CLK1投入
冗余时钟应用
输入/输出频率范围： 18.33MHz到240MHz的
在V
CC
= 3.3V ± 5%
VCO范围： 220MHz的要为480MHz
对于“零延迟”时钟再生外部反馈
周期到周期抖动： 75ps （最大） ，
（所有的输出都是相同的频率）
输出偏斜： 100ps的（最大）
银行歪斜： 55ps的（最大）
3.3V或2.5V的电源电压
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
与MPC952在一些应用功能兼容
G
ENERAL
D
ESCRIPTION
该ICS8752是一款低电压，低偏移
LVCMOS时钟发生器和一个构件
HiPerClockS
在HiPerClockS 系列高性能的
从ICS时钟解决方案。随着输出频率
quencies高达240MHz的中， ICS8752为目标
对于高性能时钟应用程序。随着全IN-
tegrated PLL中， ICS8752包含的频率配置
输出和再生时钟外部反馈输入
以“零延迟” 。
,&6
双时钟输入， CLK0和CLK1 ，支持冗余时钟
应用程序。该CLK_SEL输入确定哪个参考
时钟被使用。银行A和B的输出分频器值
1 ，和DIV_SELB0 ：由DIV_SELA0控制1 ，分别。
对于测试和系统调试的目的， PLL_SEL输入
允许PLL被旁路。高电平时， MR / NOE
输入复位内部分频器和强制输出
高阻抗状态。
在ICS8752的低阻抗LVCMOS输出
设计用于驱动端接传输线。该effec-
每个输出略去扇出可以通过利用被加倍
每路输出驱动两个串联的能力终止反
任务线。
B
LOCK
D
IAGRAM
PLL_SEL
PLL
FB_IN
CLK0
0
CLK1
1
CLK_SEL
DIV_SELA1
DIV_SELA0
00
01
10
11
相
探测器
VCO
1
0
÷2
÷4
÷6
÷8
÷12
00
01
10
11
P
IN
A
SSIGNMENT
PLL_SEL
GND
GND
V
DDO
QB3
QB2
V
DD
nc
32 31 30 29 28 27 26 25
QA0
QA1
QA2
QA3
DIV_SELB0
DIV_SELB1
DIV_SELA0
DIV_SELA1
MR / NOE
CLK0
QB0
QB1
QB2
QB3
CLK_SEL
V
DDA
V
DD
CLK1
GND
QA0
QA1
V
DDO
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
GND
QB1
QB0
V
DDO
V
DDO
QA3
QA2
GND
ICS8752
21
20
19
18
17
GND
FB_IN
DIV_SELB1
DIV_SELB0
MR / NOE
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8752CY
www.icst.com/products/hiperclocks.html
1
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
TYPE
描述
如表3中所述决定了B银行的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
如表3中所述决定了A银行的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
低电平有效复位硕士和输出使能。当逻辑LOW时，
下拉内部分频器复位。高电平时，主复位被禁止。
LVCMOS / LVTTL接口电平。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
电源接地。
下拉
反馈输入到相位检测器，用于产生时钟与"zero delay" 。
LVCMOS / LVTTL接口电平。
时钟选择输入。 CLK0或CLK1为鉴相器之间进行选择
下拉参考。当低，选择CLK0 。当HIGH ，选择CLK1 。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
正电源引脚。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
银行时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚。
B银行的时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
无连接。
上拉
PLL和CLK0或CLK1作为输入给除法器之间进行选择。
当选择高PLL 。当LOW选择CLK0或CLK1 。
LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3, 4
5
6
7, 13, 17,
24, 28, 29
8
9
10
11, 32
12
14, 15,
18, 19
16, 20,
21, 25
22, 23,
26, 27
30
31
名字
DIV_SELB0,
DIV_SELB1
DIV_SELA0,
DIV_SELA1
MR / NOE
CLK0
GND
FB_IN
CLK_SEL
V
DDA
V
DD
CLK1
QA0 ， QA1 ，
QA2 ， QA3
V
DDO
QB0 ， QB1 ，
QB2 ， QB3
nc
PLL_SEL
输入
输入
输入
输入
动力
输入
输入
动力
动力
输入
产量
动力
产量
未使用
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
51
51
V
DDA
, V
DD
, V
DDO
= 3.465V
23
7
测试条件
最低
典型
最大
4
单位
pF
K
K
pF
8752CY
www.icst.com/products/hiperclocks.html
2
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
输入
div_
SELA1
X
0
0
1
1
0
0
1
1
0
0
1
1
输出
div_
SELA0
X
0
1
0
1
0
1
0
1
0
1
0
1
div_
SELB1
X
0
0
1
1
0
0
1
1
0
0
1
1
div_
SELB0
X
0
1
0
1
0
1
0
1
0
1
0
1
QAx
高阻
fVCO/2
fVCO/4
fVCO/6
fVCO/8
fCLK0/2
fCLK0/4
fCLK0/6
fCLK0/8
fCLK1/2
fCLK1/4
fCLK1/6
fCLK1/8
QBX
高阻
fVCO/4
fVCO/6
fVCO/8
fVCO/12
fCLK0/4
fCLK0/6
fCLK0/8
fCLK0/12
fCLK1/4
fCLK1/6
fCLK1/8
fCLK1/12
T
ABLE
3. C
ONTROL
I
NPUT
F
油膏
T
ABLE
MR / NOE
1
0
0
0
0
0
0
0
0
0
0
0
0
PLL_SEL
X
1
1
1
1
0
0
0
0
0
0
0
0
CLK_SEL
X
X
X
X
X
0
0
0
0
1
1
1
1
注：对于正常运行， MR / NOE低。当MR / NOE为高电平时，所有的OUPUTS被禁用。
T
ABLE
4A 。 质量保证
安输出
F
Characteristic低频W
/ FB_IN = QB
输入
FB_IN
div_
div_
SELB1 SELB0
QB输出
分频模式
（注2 ）
CLK0 ， CLK1 （兆赫）
（注1 ）
最小最大
div_
SELA1
0
QB
0
0
÷4
55
120
0
1
1
0
QB
0
1
÷6
36.66
80
0
1
1
0
QB
1
0
÷8
27.5
60
0
1
1
0
QB
1
1
÷
12
18.33
40
0
1
1
注1 ： VCO频率范围是220MHz的要为480MHz 。
注2 ： QA输出频率等于CLKX频率倍的乘法器;
QB输出频率等于CLKX 。
8752CY
输出
div_
SELA0
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
QA输出
分频模式
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
QA乘数
（注2 ）
2
1
0.667
0.5
3
1.5
1
0.75
4
2
1.33
1
6
3
2
1.5
www.icst.com/products/hiperclocks.html
3
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
输入
CLK0 ， CLK1 （兆赫）
（注1 ）
最小最大
输出
div_
SELB1
0
div_
SELB0
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
QB输出
分频模式
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
QB乘数
（注2 ）
0.5
0.333
0.25
0.167
1
0.667
0.5
0.333
1.5
1
0.75
0.5
2
1.333
1
0.667
T
ABLE
4B 。 QB
安输出
F
Characteristic低频W
/ FB_IN = QA
QA输出
分频模式
（注2 ）
÷2
FB_IN
div_
SELA1
div_
SELA0
QA
0
0
110
240
（注3）
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
QA
0
1
÷4
55
120
QA
1
0
÷6
36.66
80
QA
1
1
÷8
27.5
60
注1 ： VCO频率范围是220MHz的要为480MHz 。
注2 ： QB输出频率等于CLKX频率倍的乘法器;
QA输出频率等于CLKX 。
注3 ： 240MHz的最大频率有效期为V
CC
= 3.3V ± 5 ％而已。
8752CY
www.icst.com/products/hiperclocks.html
4
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DDX
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产物在这些条件下或超出任何条件中所列出的功能操作
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下围
消耗臭氧层物质可能会影响产品的可靠性。
T
ABLE
5A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
正电源电压
模拟电源电压
输出电源电压
正电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
105
15
20
单位
V
V
V
mA
mA
mA
T
ABLE
5B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
参数
输入高电压
输入低电压
CLK0 ， CLK1 ，
FB_IN ， CLK_SEL ，
DIV_SELA1 ， DIV_SELA0 ，
DIV_SELB1 ， DIV_SELB0 ，
MR / NOE
PLL_SEL
CLK0 ， CLK1 ，
FB_IN ， CLK_SEL ，
DIV_SELA1 ， DIV_SELA0 ，
DIV_SELB1 ， DIV_SELB0 ，
MR / NOE
PLL_SEL
V
OH
输出高电压;注1
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
单位
V
V
I
IH
输入高电流
V
DD
= V
IN
= 3.465V
150
A
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
5
A
-5
A
I
IL
输入低电平电流
-150
2.4
0.5
A
V
V
V
OL
输出低电压;注1
注1 ：输出端接50
到V
DDO
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
8752CY
www.icst.com/products/hiperclocks.html
5
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
F
EATURES
完全集成的PLL
8 LVCMOS输出， 7Ω典型的输出阻抗
可选的LVCMOS CLK0或CLK1投入
冗余时钟应用
输入/输出频率范围： 18.33MHz到240MHz的
在V
CC
= 3.3V ± 5%
VCO范围： 220MHz的要为480MHz
对于“零延迟”时钟再生外部反馈
周期到周期抖动： 75ps （最大） ，
（所有的输出都是相同的频率）
输出偏斜： 100ps的（最大）
银行歪斜： 55ps的（最大）
3.3V或2.5V的电源电压
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
与MPC952在一些应用功能兼容
G
ENERAL
D
ESCRIPTION
该ICS8752是一款低电压，低偏移
LVCMOS时钟发生器和一个构件
HiPerClockS
在HiPerClockS 系列高性能的
从ICS时钟解决方案。随着输出频率
quencies高达240MHz的中， ICS8752为目标
对于高性能时钟应用程序。随着全IN-
tegrated PLL中， ICS8752包含的频率配置
输出和再生时钟外部反馈输入
以“零延迟” 。
,&6
双时钟输入， CLK0和CLK1 ，支持冗余时钟
应用程序。该CLK_SEL输入确定哪个参考
时钟被使用。银行A和B的输出分频器值
1 ，和DIV_SELB0 ：由DIV_SELA0控制1 ，分别。
对于测试和系统调试的目的， PLL_SEL输入
允许PLL被旁路。高电平时， MR / NOE
输入复位内部分频器和强制输出
高阻抗状态。
在ICS8752的低阻抗LVCMOS输出
设计用于驱动端接传输线。该effec-
每个输出略去扇出可以通过利用被加倍
每路输出驱动两个串联的能力终止反
任务线。
B
LOCK
D
IAGRAM
PLL_SEL
PLL
FB_IN
CLK0
0
CLK1
1
CLK_SEL
DIV_SELA1
DIV_SELA0
00
01
10
11
相
探测器
VCO
1
0
÷2
÷4
÷6
÷8
÷12
00
01
10
11
P
IN
A
SSIGNMENT
PLL_SEL
GND
GND
V
DDO
QB3
QB2
V
DD
nc
32 31 30 29 28 27 26 25
QA0
QA1
QA2
QA3
DIV_SELB0
DIV_SELB1
DIV_SELA0
DIV_SELA1
MR / NOE
CLK0
QB0
QB1
QB2
QB3
CLK_SEL
V
DDA
V
DD
CLK1
GND
QA0
QA1
V
DDO
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
GND
QB1
QB0
V
DDO
V
DDO
QA3
QA2
GND
ICS8752
21
20
19
18
17
GND
FB_IN
DIV_SELB1
DIV_SELB0
MR / NOE
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8752CY
www.icst.com/products/hiperclocks.html
1
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
TYPE
描述
如表3中所述决定了B银行的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
如表3中所述决定了A银行的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
低电平有效复位硕士和输出使能。当逻辑LOW时，
下拉内部分频器复位。高电平时，主复位被禁止。
LVCMOS / LVTTL接口电平。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
电源接地。
下拉
反馈输入到相位检测器，用于产生时钟与"zero delay" 。
LVCMOS / LVTTL接口电平。
时钟选择输入。 CLK0或CLK1为鉴相器之间进行选择
下拉参考。当低，选择CLK0 。当HIGH ，选择CLK1 。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
正电源引脚。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
银行时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚。
B银行的时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
无连接。
上拉
PLL和CLK0或CLK1作为输入给除法器之间进行选择。
当选择高PLL 。当LOW选择CLK0或CLK1 。
LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3, 4
5
6
7, 13, 17,
24, 28, 29
8
9
10
11, 32
12
14, 15,
18, 19
16, 20,
21, 25
22, 23,
26, 27
30
31
名字
DIV_SELB0,
DIV_SELB1
DIV_SELA0,
DIV_SELA1
MR / NOE
CLK0
GND
FB_IN
CLK_SEL
V
DDA
V
DD
CLK1
QA0 ， QA1 ，
QA2 ， QA3
V
DDO
QB0 ， QB1 ，
QB2 ， QB3
nc
PLL_SEL
输入
输入
输入
输入
动力
输入
输入
动力
动力
输入
产量
动力
产量
未使用
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
51
51
V
DDA
, V
DD
, V
DDO
= 3.465V
23
7
测试条件
最低
典型
最大
4
单位
pF
K
K
pF
8752CY
www.icst.com/products/hiperclocks.html
2
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
输入
div_
SELA1
X
0
0
1
1
0
0
1
1
0
0
1
1
输出
div_
SELA0
X
0
1
0
1
0
1
0
1
0
1
0
1
div_
SELB1
X
0
0
1
1
0
0
1
1
0
0
1
1
div_
SELB0
X
0
1
0
1
0
1
0
1
0
1
0
1
QAx
高阻
fVCO/2
fVCO/4
fVCO/6
fVCO/8
fCLK0/2
fCLK0/4
fCLK0/6
fCLK0/8
fCLK1/2
fCLK1/4
fCLK1/6
fCLK1/8
QBX
高阻
fVCO/4
fVCO/6
fVCO/8
fVCO/12
fCLK0/4
fCLK0/6
fCLK0/8
fCLK0/12
fCLK1/4
fCLK1/6
fCLK1/8
fCLK1/12
T
ABLE
3. C
ONTROL
I
NPUT
F
油膏
T
ABLE
MR / NOE
1
0
0
0
0
0
0
0
0
0
0
0
0
PLL_SEL
X
1
1
1
1
0
0
0
0
0
0
0
0
CLK_SEL
X
X
X
X
X
0
0
0
0
1
1
1
1
注：对于正常运行， MR / NOE低。当MR / NOE为高电平时，所有的OUPUTS被禁用。
T
ABLE
4A 。 质量保证
安输出
F
Characteristic低频W
/ FB_IN = QB
输入
FB_IN
div_
div_
SELB1 SELB0
QB输出
分频模式
（注2 ）
CLK0 ， CLK1 （兆赫）
（注1 ）
最小最大
div_
SELA1
0
QB
0
0
÷4
55
120
0
1
1
0
QB
0
1
÷6
36.66
80
0
1
1
0
QB
1
0
÷8
27.5
60
0
1
1
0
QB
1
1
÷
12
18.33
40
0
1
1
注1 ： VCO频率范围是220MHz的要为480MHz 。
注2 ： QA输出频率等于CLKX频率倍的乘法器;
QB输出频率等于CLKX 。
8752CY
输出
div_
SELA0
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
QA输出
分频模式
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
÷2
÷4
÷6
÷8
QA乘数
（注2 ）
2
1
0.667
0.5
3
1.5
1
0.75
4
2
1.33
1
6
3
2
1.5
www.icst.com/products/hiperclocks.html
3
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
输入
CLK0 ， CLK1 （兆赫）
（注1 ）
最小最大
输出
div_
SELB1
0
div_
SELB0
0
1
0
1
0
1
0
1
0
1
0
1
1
1
0
1
QB输出
分频模式
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
÷4
÷6
÷8
÷
12
QB乘数
（注2 ）
0.5
0.333
0.25
0.167
1
0.667
0.5
0.333
1.5
1
0.75
0.5
2
1.333
1
0.667
T
ABLE
4B 。 QB
安输出
F
Characteristic低频W
/ FB_IN = QA
QA输出
分频模式
（注2 ）
÷2
FB_IN
div_
SELA1
div_
SELA0
QA
0
0
110
240
（注3）
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
QA
0
1
÷4
55
120
QA
1
0
÷6
36.66
80
QA
1
1
÷8
27.5
60
注1 ： VCO频率范围是220MHz的要为480MHz 。
注2 ： QB输出频率等于CLKX频率倍的乘法器;
QA输出频率等于CLKX 。
注3 ： 240MHz的最大频率有效期为V
CC
= 3.3V ± 5 ％而已。
8752CY
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4
REV 。一个2002年8月19日
集成
电路
系统公司
ICS8752
L
OW
S
KEW
, 1-
TO
-8
LVCMOS
LOCK
M
ULTIPLIER
/Z
ERO
D
ELAY
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5V
-0.5V到V
DDO
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DDX
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产物在这些条件下或超出任何条件中所列出的功能操作
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下围
消耗臭氧层物质可能会影响产品的可靠性。
T
ABLE
5A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
正电源电压
模拟电源电压
输出电源电压
正电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
105
15
20
单位
V
V
V
mA
mA
mA
T
ABLE
5B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
参数
输入高电压
输入低电压
CLK0 ， CLK1 ，
FB_IN ， CLK_SEL ，
DIV_SELA1 ， DIV_SELA0 ，
DIV_SELB1 ， DIV_SELB0 ，
MR / NOE
PLL_SEL
CLK0 ， CLK1 ，
FB_IN ， CLK_SEL ，
DIV_SELA1 ， DIV_SELA0 ，
DIV_SELB1 ， DIV_SELB0 ，
MR / NOE
PLL_SEL
V
OH
输出高电压;注1
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
单位
V
V
I
IH
输入高电流
V
DD
= V
IN
= 3.465V
150
A
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
5
A
-5
A
I
IL
输入低电平电流
-150
2.4
0.5
A
V
V
V
OL
输出低电压;注1
注1 ：输出端接50
到V
DDO
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
8752CY
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5
REV 。一个2002年8月19日
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