集成
电路
系统公司
L
OW
S
KEW
÷
1/÷2
÷
D
。微分
-
TO
- 3.3V LVPECL
LOCK
G
enerator
F
EATURES
2除以1 3.3V的差分LVPECL输出;
2除以2 3.3V的差分LVPECL输出
选择CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差分输入
级别： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率高达650MHz的
任何转换单端输入信号（ LVCMOS ， LVTTL ，
GTL ）到LVPECL电平与NCLK输入电阻偏置
输出偏斜： 60ps的（最大）
部分到部分歪斜： 200PS （最大值）
银行倾斜： A银行 - 20ps的（最大） ，
B银行 - 35ps （最大）
传播延迟： 1.7ns （最大值）
工作电压3.3V
0 ° C至70 ° C的环境工作温度
可应要求提供工业级温度信息
ICS8737-11
G
ENERAL
D
ESCRIPTION
该ICS8737-11是一种低歪斜，高性能
差分至3.3V LVPECL时钟发生器/
HiPerClockS
分配器和HiPerClockS成员
家族高性能时钟解决方案
ICS 。该ICS8737-11有两个可选择的时钟
输入。在CLK ， NCLK对可以接受最标准的differ-
无穷区间的输入电平。在PCLK ， nPCLK对可以接受
LVPECL ， CML ，或SSTL输入levels.The时钟使能
内部同步以消除欠幅脉冲对
在异步断言/输出的无效
时钟使能引脚。
,&6
保证输出部分，以部分偏移特性
使ICS8737-11理想的时钟分配应用程序
苛刻的良好定义的性能和可重复性。
B
LOCK
D
IAGRAM
QA0
nQA0
CLK_EN
D
Q
LE
CLK
NCLK
PCLK
NPCLK
CLK_SEL
MR
0
1
÷1
÷2
QB0
nQB0
QB1
nQB1
QA1
nQA1
P
IN
A
SSIGNMENT
V
EE
CLK_EN
CLK_SEL
CLK
NCLK
PCLK
NPCLK
nc
MR
V
CC
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
QA0
nQA0
V
CC
QA1
nQA1
QB0
nQB0
V
CC
QB1
nQB1
ICS8737-11
20引脚TSSOP
6.50毫米X 4.40毫米X 0.92包体
G封装
顶视图
8737AG-11
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1
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集成
电路
系统公司
L
OW
S
KEW
÷
1/÷2
÷
D
。微分
-
TO
- 3.3V LVPECL
LOCK
G
enerator
TYPE
描述
ICS8737-11
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
名字
V
EE
CLK_EN
CLK_SEL
CLK
动力
动力
输入
输入
负电源引脚。连接到地面。
同步时钟使能。高电平时，时钟输出跟随时钟输入。
上拉
低电平时， Q输出被强制低， NQ输出被强制为高。
LVTTL / LVCMOS接口电平。
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
下拉
当低，选择CLK ， NCLK输入。 LVTTL / LVCMOS接口电平。
下拉非INVER婷差分时钟输入。
5
NCLK
输入
上拉
INVER婷差分时钟输入。
6
PCLK
输入
下拉非INVER婷差动LVPECL时钟输入。
7
NPCLK
输入
上拉
INVER婷差动LVPECL时钟输入。
8
nc
未使用
无连接。
9
MR
输入
下拉主复位。复位输出分频器。
动力
正电源引脚。连接到3.3V 。
10, 13, 18
V
CC
11, 12
nQB1 ， QB1输出
差分输出对。 LVPECL接口电平。
14, 15
nQB0 ， QB0输出
差分输出对。 LVPECL接口电平。
16, 17
nQA1 ， QA1输出
差分输出对。 LVPECL接口电平。
19, 20
nQA0 ， QA0输出
差分输出对。 LVPECL接口电平。
注意：
上拉
和
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
参数
CLK ， NCLK
C
IN
输入电容
PCLK ， nPCLK
CLK_SEL ，
CLK_EN ，MR
输入上拉电阻
测试条件
最低
典型
最大
4
4
4
51
51
单位
pF
pF
pF
K
W
K
W
R
上拉
R
下拉
输入下拉电阻
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2
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电路
系统公司
L
OW
S
KEW
÷
1/÷2
÷
D
。微分
-
TO
- 3.3V LVPECL
LOCK
G
enerator
输出
ICS8737-11
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
MR
1
0
0
0
CLK_EN
X
0
0
1
CLK_SEL
X
0
1
0
选定的源
X
CLK ， NCLK
PCLK ， nPCLK
CLK ， NCLK
QA0通QA1
低
残疾人;低
残疾人;低
启用
高
残疾人; HIGH
残疾人; HIGH
启用
nQA0通nQA1
QB0通QB1
低
残疾人;低
残疾人;低
启用
nQB0通nQB1
高
残疾人; HIGH
残疾人; HIGH
启用
0
1
1
PCLK ， nPCLK
启用
启用
启用
启用
CLK_EN开关后，时钟输出被禁用或启用下面的上升沿和下降沿的输入时钟边沿
如图所示，如果图1中。
在主动模式下，输出的状态是在CLK ， NCLK和PCLK ， nPCLK输入的函数，如描述
在表3B中。
残
启用
NCLK ， nPCLK
CLK ， PCLK
CLK_EN
nQA0 - nQA1 ，
nQB0 - nQB1
QA0 - QA1 ，
QB0 - QB1
F
IGURE
1 ： CLK_EN牛逼
即时通信
D
IAGRAM
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK或PCLK
0
1
0
1
偏见;注1
NCLK或nPCLK
0
1
偏见;注1
偏见;注1
0
QAx
低
高
低
高
高
输出
nQAx
高
低
高
低
低
QBX
低
高
低
高
高
nQBx
高
低
高
低
低
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
偏见;注1
1
低
高
低
高
单端至差分
INVER婷
注1 ：请参见应用信息部分第8 ，图9 ，在其中讨论了布线差分输入
接受单端水平。
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3
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电路
系统公司
L
OW
S
KEW
÷
1/÷2
÷
D
。微分
-
TO
- 3.3V LVPECL
LOCK
G
enerator
4.6V
-0.5V到V
CC
+ 0.5V
-0.5V到V
CC
+ 0.5V
73.2 ℃/ W（ 0lfpm ）
-65 ℃150 ℃的
ICS8737-11
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范。产物在这些条件下或超出任何条件中所列出的功能操作
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下围
消耗臭氧层物质可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
I
EE
参数
正电源电压
电源电流
测试条件
最低
3.135
典型
3.3
最大
3.465
50
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
I
IL
参数
CLK_EN ， CLK_SEL ，MR
CLK_EN ， CLK_SEL ，MR
输入高电流
输入低电平电流
CLK_EN
CLK_SEL ，MR
CLK_EN
CLK_SEL ，MR
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-150
-5
测试条件
最低
2
-0.3
典型
最大
3.765
0.8
5
150
单位
V
V
A
A
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
CC
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
NCLK
CLK
NCLK
CLK
测试条件
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-150
-5
1.3
V
CC
- 0.85
最低
典型
最大
5
150
单位
A
A
A
A
V
V
峰 - 峰值输入电压
0.15
共模输入电压;
V
CMR
V
EE
+ 0.5
注1,2
注1 ：对于单端应用
,
最大输入电压为CLK， NCLK为V
CC
+ 0.3V.
注2 ：共模电压定义为V
IH
.
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4
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集成
电路
系统公司
L
OW
S
KEW
÷
1/÷2
÷
D
。微分
-
TO
- 3.3V LVPECL
LOCK
G
enerator
测试条件
V
IN
= V
CC
= 3.465V
V
IN
= V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
V
IN
= 0V, V
CC
= 3.465V
-5
-150
0.3
V
EE
+ 1.5
V
CC
- 1.4
V
CC
- 2.0
1
V
CC
V
CC
- 1.0
V
CC
- 1.7
0.9
最低
典型
最大
150
5
单位
A
A
A
A
V
V
V
V
V
ICS8737-11
T
ABLE
4D 。 LVPECL DC
极特
,
V
CC
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
V
CMR
V
OH
V
OL
输入高电流
输入低电平电流
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
输出高电压;注3
输出低电压;注3
V
摇摆
峰至峰输出电压摆幅
0.65
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
CC
+ 0.3V.
注3 ：输出端接50
W
到V
CC
- 2V.
T
ABLE
5. AC - C
极特
,
V
CC
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
f
最大
t
PD
最大输出频率
传播延迟;注1
输出偏斜;注2： 4
银行倾斜;注4
帕吨至帕吨倾斜;注3，注4
输出上升时间
输出下降时间
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
300
300
银行
B组
CLK ， NCLK
PCLK ， nPCLK
650MHz
1.3
1.2
测试条件
最低
典型
最大
650
1.7
1.6
60
20
35
200
700
700
52
ps
ps
ps
%
ps
ps
单位
兆赫
ns
t
SK （ O）
t
SK （ B）
t
SK （PP）的
t
R
t
F
ODC
输出占空比
48
50
所有参数测量频率为500MHz ，除非另有说明。
的周期到周期抖动的输入将等于抖动的输出。票面T不加抖动。
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出被测量
在差分交叉点。
注4 ：该参数定义符合JEDEC标准65 。
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5
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