集成
电路
系统公司
ICS8442I
700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
F
EATURES
输出的双通道差分LVDS
可选晶体振荡器接口或
LVCMOS / LVTTL TEST_CLK
输出频率范围： 31.25MHz到700MHz的
晶振输入频率范围： 10MHz至25MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 3.5ps （典型值）
周期到周期抖动： 18ps （典型值）
3.3V电源电压
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS8442I是一个通用的，双输出
水晶至差分LVDS高频
HiPerClockS
合成器和HiPerClockS的成员
家族高性能时钟解决方案
ICS 。该ICS8442I有一个可选的TEST_CLK
或晶体输入。该TEST_CLK输入接受LVCMOS或
LVTTL输入电平并将其转换为LVDS电平。该
VCO工作在250MHz到700MHz的频率范围。
VCO频率进行编程的步骤等于值
输入基准或晶体频率。 VCO的输出
频率，可以通过串行或并行编程
接口的配置逻辑。低相位噪声
在ICS8442I的特点使它成为理想的时钟源
千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
VCO_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
M3
M2
M1
M0
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
0
32 31 30 29 28 27 26 25
1
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
DD
FOUT1
nFOUT1
V
DD
FOUT0
nFOUT0
GND
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
DDA
S_LOAD
S-DATA
S_CLOCK
MR
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
1
÷
2
÷
4
÷
8
FOUT0
nFOUT0
FOUT1
nFOUT1
N0
N1
nc
GND
ICS8442I
21
20
19
18
17
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8442AYI
www.icst.com/products/hiperclocks.html
1
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集成
电路
系统公司
ICS8442I
700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
将加电时自动出现的cific默认状态
了。在并行操作时，测试输出为低电平
输入模式。 VCO频率之间的关系，该
晶体频率和对M分频器的定义如下：
FVCO =值为fXTAL ×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为10
≤
M
≤
28.频率
出的定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的高到
S_LOAD从高到低的跳变。如果S_LOAD是在保持高电平，数据
的S-DATA输入被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS8442I具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为250MHz到700MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个前缩放
LVDS输出缓冲器。除法器提供了一个50 ％的输出占空比。
在ICS8442I支持的可编程特性2 IN-
把模式进行编程并购分频器和N分频器的输出。该
两个输入操作模式是并行和串行。
图1
示出了每种模式的时序图。在并行模式中，
该nP_LOAD输入最初是低。在输入M0数据
通过M8和N0和N1被直接传递到M分频器
和N输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存，对M分频器遗体
直到装上nP_LOAD或直到下一个从高到低的跳变
串行事件发生。其结果是， M和N位可以是
硬连线来设置对M分频器和N分频器输出到spe-
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
t
S
M，N
t
H
S_LOAD
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
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Z
, C
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O
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-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
产量
产量
上拉
M分频器输入。数据锁存低到高transistion
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义
功能表。 LVCMOS / LVTTL接口电平。
无连接。
电源接地。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 LVDS接口的水平。
差分输出的合成器。 LVDS接口的水平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位造成真正的输出FOUTx走低， INVER特德
输出nFOUTx变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
CR振荡器，石英晶体或测试输入， PLL参考的选择
源。选择HIGH，当XTAL输入。选择TEST_CLK时
低。 LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
CR振荡器，石英晶体界面。 XTAL_IN是输入，
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于N1： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8, 16
9
10, 13
11, 12
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
GND
TEST
V
DD
FOUT1 ， nFOUT1
FOUT0 ， nFOUT0
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
DDA
XTAL_SEL
TEST_CLK
XTAL_IN ，
XTAL_OUT
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。高电平时，强制输出为差分
低状态（ FOUTx = LOW和nFOUTx =高） ，但
不会影响装M，N和T的值。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD
X
X
L
L
↑
↓
L
H
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
250
275
650
675
M鸿沟
10
11
26
27
256
M8
0
0
0
0
128
M7
0
0
0
0
64
M6
0
0
0
0
32
M5
0
0
0
0
16
M4
0
0
1
1
8
M3
1
1
1
1
4
M2
0
0
0
0
2
M1
1
1
1
1
1
M0
0
1
0
1
0
700
28
0
0
0
0
1
1
1
0
注1 ：这M个分频值，并由此产生频率对应于CR石英晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
250
125
62.5
31.25
最大
70 0
350
175
87.5
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Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号
V
DD
V
DDA
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
155
20
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号参数
V
IH
输入
高压
M0 - M8 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD ，
XTAL_SEL ， VCO_SEL
TEST_CLK
M0 - M8 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD ，
XTAL_SEL ， VCO_SEL
TEST_CLK
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
nP_LOAD ， S_CLOCK ， S-DATA ，
S_LOAD ，
M5 ， XTAL_SEL ， VCO_SEL
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
nP_LOAD ， S_CLOCK ， S-DATA ，
S_LOAD ，
M5 ， XTAL_SEL ， VCO_SEL
V
OH
测试条件
最小典型
2
2
-0.3
-0.3
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
-5
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
A
单位
V
V
V
V
A
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
-150
V
0.5
V
产量
TEST;注1
2.6
高压
产量
TEST;注1
V
OL
低电压
注1 ：输出端接50
Ω
到V
DD
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
T
ABLE
4C 。 LVDS DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
8442AYI
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
测试条件
最低
250
1.125
典型
450
1.4
最大
600
50
1.6
50
单位
mV
mV
V
mV
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700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
F
EATURES
输出的双通道差分LVDS
可选晶体振荡器接口或
LVCMOS / LVTTL TEST_CLK
输出频率范围： 31.25MHz到700MHz的
晶振输入频率范围： 10MHz至25MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 3.5ps （典型值）
周期到周期抖动： 18ps （典型值）
3.3V电源电压
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS8442I是一个通用的，双输出
水晶至差分LVDS高频
HiPerClockS
合成器和HiPerClockS的成员
家族高性能时钟解决方案
ICS 。该ICS8442I有一个可选的TEST_CLK
或晶体输入。该TEST_CLK输入接受LVCMOS或
LVTTL输入电平并将其转换为LVDS电平。该
VCO工作在250MHz到700MHz的频率范围。
VCO频率进行编程的步骤等于值
输入基准或晶体频率。 VCO的输出
频率，可以通过串行或并行编程
接口的配置逻辑。低相位噪声
在ICS8442I的特点使它成为理想的时钟源
千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
VCO_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
M3
M2
M1
M0
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
0
32 31 30 29 28 27 26 25
1
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
DD
FOUT1
nFOUT1
V
DD
FOUT0
nFOUT0
GND
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
DDA
S_LOAD
S-DATA
S_CLOCK
MR
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
1
÷
2
÷
4
÷
8
FOUT0
nFOUT0
FOUT1
nFOUT1
N0
N1
nc
GND
ICS8442I
21
20
19
18
17
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
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系统公司
ICS8442I
700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
将加电时自动出现的cific默认状态
了。在并行操作时，测试输出为低电平
输入模式。 VCO频率之间的关系，该
晶体频率和对M分频器的定义如下：
FVCO =值为fXTAL ×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为10
≤
M
≤
28.频率
出的定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的高到
S_LOAD从高到低的跳变。如果S_LOAD是在保持高电平，数据
的S-DATA输入被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS8442I具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为250MHz到700MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个前缩放
LVDS输出缓冲器。除法器提供了一个50 ％的输出占空比。
在ICS8442I支持的可编程特性2 IN-
把模式进行编程并购分频器和N分频器的输出。该
两个输入操作模式是并行和串行。
图1
示出了每种模式的时序图。在并行模式中，
该nP_LOAD输入最初是低。在输入M0数据
通过M8和N0和N1被直接传递到M分频器
和N输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存，对M分频器遗体
直到装上nP_LOAD或直到下一个从高到低的跳变
串行事件发生。其结果是， M和N位可以是
硬连线来设置对M分频器和N分频器输出到spe-
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
t
S
M，N
t
H
S_LOAD
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
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2
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集成
电路
系统公司
ICS8442I
700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
产量
产量
上拉
M分频器输入。数据锁存低到高transistion
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义
功能表。 LVCMOS / LVTTL接口电平。
无连接。
电源接地。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 LVDS接口的水平。
差分输出的合成器。 LVDS接口的水平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位造成真正的输出FOUTx走低， INVER特德
输出nFOUTx变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
CR振荡器，石英晶体或测试输入， PLL参考的选择
源。选择HIGH，当XTAL输入。选择TEST_CLK时
低。 LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
CR振荡器，石英晶体界面。 XTAL_IN是输入，
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于N1： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8, 16
9
10, 13
11, 12
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
GND
TEST
V
DD
FOUT1 ， nFOUT1
FOUT0 ， nFOUT0
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
DDA
XTAL_SEL
TEST_CLK
XTAL_IN ，
XTAL_OUT
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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集成
电路
系统公司
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700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。高电平时，强制输出为差分
低状态（ FOUTx = LOW和nFOUTx =高） ，但
不会影响装M，N和T的值。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD
X
X
L
L
↑
↓
L
H
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
250
275
650
675
M鸿沟
10
11
26
27
256
M8
0
0
0
0
128
M7
0
0
0
0
64
M6
0
0
0
0
32
M5
0
0
0
0
16
M4
0
0
1
1
8
M3
1
1
1
1
4
M2
0
0
0
0
2
M1
1
1
1
1
1
M0
0
1
0
1
0
700
28
0
0
0
0
1
1
1
0
注1 ：这M个分频值，并由此产生频率对应于CR石英晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
250
125
62.5
31.25
最大
70 0
350
175
87.5
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电路
系统公司
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700MH
Z
, C
RYSTAL
O
SCILLATOR
-
TO
-D
。微分
LVDS F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号
V
DD
V
DDA
I
DD
I
DDA
参数
核心供电电压
模拟电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
典型
3.3
3.3
最大
3.465
3.465
155
20
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号参数
V
IH
输入
高压
M0 - M8 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD ，
XTAL_SEL ， VCO_SEL
TEST_CLK
M0 - M8 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD ，
XTAL_SEL ， VCO_SEL
TEST_CLK
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
nP_LOAD ， S_CLOCK ， S-DATA ，
S_LOAD ，
M5 ， XTAL_SEL ， VCO_SEL
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
nP_LOAD ， S_CLOCK ， S-DATA ，
S_LOAD ，
M5 ， XTAL_SEL ， VCO_SEL
V
OH
测试条件
最小典型
2
2
-0.3
-0.3
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V,
V
IN
= 0V
V
DD
= 3.465V,
V
IN
= 0V
-5
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
150
5
A
单位
V
V
V
V
A
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
-150
V
0.5
V
产量
TEST;注1
2.6
高压
产量
TEST;注1
V
OL
低电压
注1 ：输出端接50
Ω
到V
DD
/ 2 。参见参数测量信息科
"3.3V输出负载测试Circuit" 。
T
ABLE
4C 。 LVDS DC
极特
,
V
DD
= V
DDA
= 3.3V ±5％ ，T
A
=
-40°C
TO
85°C
符号
V
OD
Δ
V
OD
V
OS
Δ
V
OS
8442AYI
参数
差分输出电压
V
OD
幅度变化
失调电压
V
OS
幅度变化
测试条件
最低
250
1.125
典型
450
1.4
最大
600
50
1.6
50
单位
mV
mV
V
mV
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REV 。 2005年5月10日
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