集成
电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
选择CLK ， NCLK或LVCMOS / LVTTL TEST_CLK
TEST_CLK可以接受以下的输入电平：
LVCMOS或LVTTL
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
CLK ， NCLK或TEST_CLK最大输入频率： 40MHz的
输出频率范围： 25MHz的到700MHz的
VCO范围： 250MHz的700MHz的到
在接受CLK输入任何单端输入信号
与NCLK输入电阻偏置
并行接口进行编程计数器
和输出分频器
周期抖动均方根值： 5马力（最大）
周期到周期抖动：为25ps （最大）
3.3V电源电压
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8432-101是一个通用的，双输出
把差分至3.3V LVPECL高频
HiPerClockS
合成器和HiPerClockS的成员
家族高性能时钟解决方案
ICS 。该ICS8432-101具有可选
TEST_CLK或CLK ， NCLK输入。该TEST_CLK输入
接受LVCMOS或LVTTL输入电平并将其转换
到3.3V LVPECL级别。在CLK ， NCLK对可以接受的最
标准的差分输入级。 VCO的工作在
频率范围为250MHz到700MHz的的。 VCO频率
被编程的步骤等于输入的值differ-
无穷区间或单端参考频率。该VCO和
输出频率可以通过串行编程或
并行接口的配置逻辑。低相
该ICS8432-101的噪声特性使其成为理想的
时钟源，千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
VCO_SEL
CLK_SEL
TEST_CLK
CLK
NCLK
0
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
NCLK
M4
M3
M2
M1
M0
32 31 30 29 28 27 26 25
1
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
24
23
22
CLK
TEST_CLK
CLK_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
1
÷
2
÷
4
÷
8
FOUT0
nFOUT0
FOUT1
nFOUT1
N0
N1
nc
V
EE
ICS8432-101
21
20
19
18
17
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8432DY-101
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1
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ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
里亚尔事件发生。其结果是， M和N位可被硬连线
以设置M个分频器和N分频器输出到一个特定的默认
国家将在上电时自动出现。该测试
在并行输入模式下操作时输出为低电平。该
VCO频率之间的关系，输入频率
和M个除法器的定义如下： FVCO = F
IN
×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准被定义为8
≤
M
≤
28.频率
出的定义如下： fOUT的= FVCO = F
IN
×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD是
低。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。所述移位寄存器的内容
寄存器被加载到M个分频器和N个输出分频器时
S_LOAD转变，从低到高。在M鸿沟和N输出
放鸿沟值锁存高至低跳变
S_LOAD 。如果S_LOAD被拉高，在S-DATA输入数据
直接传递到M分频器和N分频器输出的每个上升
S_CLOCK的边缘。在串行模式可以用于
编程M和N比特和测试位T1和T0的。内部稳压
存器T0和T1确定的测试输出的状态如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作使用25MHz的时钟输入。有效的PLL环路分频器val-
UE用于不同的输入频率，在输入定义的频
昆西特性，表5 ，注： 1 。
该ICS8432-101拥有一个完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。一个差分时钟输入被用作输入到
ICS8432-101 。这个输入被馈送到相位检测器。一
25MHz的时钟输入端提供一个25MHz的相位检测器为参考
ENCE频率。 PLL的VCO工作的范围内
的250MHz的700MHz的到。 M个除法器的输出也是
施加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为M倍以调整基准频率
荷兰国际集团VCO控制电压。注意，对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器被发送到前缩放
每个LVPECL输出缓冲器。分频器提供
50 ％的输出占空比。
的ICS8432-101支持两个可编程功能
输入模式编程PLL M分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
Figure1
示出了每种模式的时序图。在并行模式下，在
nP_LOAD输入最初为低电平。通过对输入M0数据
M8和N0和N1被直接传递到M分频器和
N个输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存，对M分频器遗体
直到装上nP_LOAD或直到SE-下一个从高到低的跳变
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
H
*
零
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
M，N
t
S_LOAD
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
8432DY-101
空时隙定时必须遵守。
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2
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Z
,
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。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
产量
动力
产量
上拉
M分频器输入。数据锁存低到高transistion
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
无连接。
负电源引脚。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位造成真正的输出FOUTx走低， INVER特德
输出nFOUTx变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
时钟选择输入。差分时钟输入或选择之间
TEST_CLK输入作为PLL的参考源。当高，
选择CLK ， NCLK输入。当低，选择TEST_CLK输入。
LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4
28, 29
30, 31, 32
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
V
EE
TEST
V
CC
FOUT1 ， nFOUT1
V
CCO
FOUT0 ， nFOUT0
17
MR
输入
下拉
18
19
20
21
22
23
24
25
26
27
S_CLOCK
S-DATA
S_LOAD
V
CCA
CLK_SEL
TEST_CLK
CLK
NCLK
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
INVER婷差分时钟输入。
并行加载输入。确定当数据出现在M8 ： M0是
下拉装成M分频器，并且当存在于N1的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性研究，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
8432DY-101
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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3
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ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M和N个输入数据
M分频器和N分频器的输出。测试输出
被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入，不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
MR
H
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
M
X
数据
数据
X
X
X
X
N
X
数据
数据
X
X
X
X
S_LOAD
L
H
X
X
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
200
225
250
275
650
675
M鸿沟
8
9
10
11
26
27
256
M8
0
0
0
0
0
0
128
M7
0
0
0
0
0
0
64
M6
0
0
0
0
0
0
32
M5
0
0
0
0
0
0
16
M4
0
0
0
0
1
1
8
M3
1
1
1
1
1
1
4
M2
0
0
0
0
0
0
2
M1
0
0
1
1
1
1
1
M0
0
1
0
1
0
1
700
28
0
0
0
0
1
1
1
0
0
注1 ：这M分频值，和所得到的频率对应于差分输入或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
250
125
62.5
31.25
最大
700
350
175
87.5
8432DY-101
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电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5 V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
V
CCA
V
CCO
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3. 3
3. 3
3.3
最大
3.465
3.465
3.465
120
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
参数
输入
高压
VCO_SEL ， CLK_SEL ， MR，
S_LOAD ， S-DATA ，
S_CLOCK ， nP_LOAD ，
M0 ： M8 ， N0 ： N1
TEST_CLK
VCO_SEL ， CLK_SEL ， MR，
S_LOAD ， S-DATA ，
S_CLOCK ， nP_LOAD ，
M0 ： M8 ， N0 ： N1
TEST_CLK
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
S_CLOCK ， TEST_CLK ，
S-DATA ， S_LOAD ， nP_LOAD
M5 ， CLK_SEL ， VCO_SEL
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
S_CLOCK ， TEST_CLK ，
S-DATA ， S_LOAD ， nP_LOAD
M5 ， CLK_SEL ， VCO_SEL
V
OH
V
OL
产量
高压
产量
低电压
TEST
TEST
测试条件
最低
2
2
-0.3
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.135V,
I
OH
= -36mA
V
CC
= 3.135V,
I
OL
= 36毫安
-5
典型
最大
V
CC
+ 0.3
V
CC
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
V
IH
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
-150
2.6
0.5
A
V
V
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ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
选择CLK ， NCLK或LVCMOS / LVTTL TEST_CLK
TEST_CLK可以接受以下的输入电平：
LVCMOS或LVTTL
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
CLK ， NCLK或TEST_CLK最大输入频率： 40MHz的
输出频率范围： 25MHz的到700MHz的
VCO范围： 250MHz的700MHz的到
在接受CLK输入任何单端输入信号
与NCLK输入电阻偏置
并行接口进行编程计数器
和输出分频器
周期抖动均方根值： 5马力（最大）
周期到周期抖动：为25ps （最大）
3.3V电源电压
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8432-101是一个通用的，双输出
把差分至3.3V LVPECL高频
HiPerClockS
合成器和HiPerClockS的成员
家族高性能时钟解决方案
ICS 。该ICS8432-101具有可选
TEST_CLK或CLK ， NCLK输入。该TEST_CLK输入
接受LVCMOS或LVTTL输入电平并将其转换
到3.3V LVPECL级别。在CLK ， NCLK对可以接受的最
标准的差分输入级。 VCO的工作在
频率范围为250MHz到700MHz的的。 VCO频率
被编程的步骤等于输入的值differ-
无穷区间或单端参考频率。该VCO和
输出频率可以通过串行编程或
并行接口的配置逻辑。低相
该ICS8432-101的噪声特性使其成为理想的
时钟源，千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
VCO_SEL
CLK_SEL
TEST_CLK
CLK
NCLK
0
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
NCLK
M4
M3
M2
M1
M0
32 31 30 29 28 27 26 25
1
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
24
23
22
CLK
TEST_CLK
CLK_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
1
÷
2
÷
4
÷
8
FOUT0
nFOUT0
FOUT1
nFOUT1
N0
N1
nc
V
EE
ICS8432-101
21
20
19
18
17
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8432DY-101
www.icst.com/products/hiperclocks.html
1
REV 。 B 2005年6月1日
集成
电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
里亚尔事件发生。其结果是， M和N位可被硬连线
以设置M个分频器和N分频器输出到一个特定的默认
国家将在上电时自动出现。该测试
在并行输入模式下操作时输出为低电平。该
VCO频率之间的关系，输入频率
和M个除法器的定义如下： FVCO = F
IN
×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准被定义为8
≤
M
≤
28.频率
出的定义如下： fOUT的= FVCO = F
IN
×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD是
低。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。所述移位寄存器的内容
寄存器被加载到M个分频器和N个输出分频器时
S_LOAD转变，从低到高。在M鸿沟和N输出
放鸿沟值锁存高至低跳变
S_LOAD 。如果S_LOAD被拉高，在S-DATA输入数据
直接传递到M分频器和N分频器输出的每个上升
S_CLOCK的边缘。在串行模式可以用于
编程M和N比特和测试位T1和T0的。内部稳压
存器T0和T1确定的测试输出的状态如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作使用25MHz的时钟输入。有效的PLL环路分频器val-
UE用于不同的输入频率，在输入定义的频
昆西特性，表5 ，注： 1 。
该ICS8432-101拥有一个完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。一个差分时钟输入被用作输入到
ICS8432-101 。这个输入被馈送到相位检测器。一
25MHz的时钟输入端提供一个25MHz的相位检测器为参考
ENCE频率。 PLL的VCO工作的范围内
的250MHz的700MHz的到。 M个除法器的输出也是
施加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为M倍以调整基准频率
荷兰国际集团VCO控制电压。注意，对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器被发送到前缩放
每个LVPECL输出缓冲器。分频器提供
50 ％的输出占空比。
的ICS8432-101支持两个可编程功能
输入模式编程PLL M分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
Figure1
示出了每种模式的时序图。在并行模式下，在
nP_LOAD输入最初为低电平。通过对输入M0数据
M8和N0和N1被直接传递到M分频器和
N个输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存，对M分频器遗体
直到装上nP_LOAD或直到SE-下一个从高到低的跳变
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
H
*
零
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
M，N
t
S_LOAD
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
8432DY-101
空时隙定时必须遵守。
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2
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集成
电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
产量
动力
产量
上拉
M分频器输入。数据锁存低到高transistion
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
无连接。
负电源引脚。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位造成真正的输出FOUTx走低， INVER特德
输出nFOUTx变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
时钟选择输入。差分时钟输入或选择之间
TEST_CLK输入作为PLL的参考源。当高，
选择CLK ， NCLK输入。当低，选择TEST_CLK输入。
LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4
28, 29
30, 31, 32
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
V
EE
TEST
V
CC
FOUT1 ， nFOUT1
V
CCO
FOUT0 ， nFOUT0
17
MR
输入
下拉
18
19
20
21
22
23
24
25
26
27
S_CLOCK
S-DATA
S_LOAD
V
CCA
CLK_SEL
TEST_CLK
CLK
NCLK
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
INVER婷差分时钟输入。
并行加载输入。确定当数据出现在M8 ： M0是
下拉装成M分频器，并且当存在于N1的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性研究，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
8432DY-101
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M和N个输入数据
M分频器和N分频器的输出。测试输出
被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入，不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
MR
H
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
M
X
数据
数据
X
X
X
X
N
X
数据
数据
X
X
X
X
S_LOAD
L
H
X
X
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
200
225
250
275
650
675
M鸿沟
8
9
10
11
26
27
256
M8
0
0
0
0
0
0
128
M7
0
0
0
0
0
0
64
M6
0
0
0
0
0
0
32
M5
0
0
0
0
0
0
16
M4
0
0
0
0
1
1
8
M3
1
1
1
1
1
1
4
M2
0
0
0
0
0
0
2
M1
0
0
1
1
1
1
1
M0
0
1
0
1
0
1
700
28
0
0
0
0
1
1
1
0
0
注1 ：这M分频值，和所得到的频率对应于差分输入或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
250
125
62.5
31.25
最大
700
350
175
87.5
8432DY-101
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电路
系统公司
ICS8432-101
700MH
Z
,
D
。微分
-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5 V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
V
CCA
V
CCO
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3. 3
3. 3
3.3
最大
3.465
3.465
3.465
120
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
参数
输入
高压
VCO_SEL ， CLK_SEL ， MR，
S_LOAD ， S-DATA ，
S_CLOCK ， nP_LOAD ，
M0 ： M8 ， N0 ： N1
TEST_CLK
VCO_SEL ， CLK_SEL ， MR，
S_LOAD ， S-DATA ，
S_CLOCK ， nP_LOAD ，
M0 ： M8 ， N0 ： N1
TEST_CLK
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
S_CLOCK ， TEST_CLK ，
S-DATA ， S_LOAD ， nP_LOAD
M5 ， CLK_SEL ， VCO_SEL
M0 - M4 ， M6 ， M8 ， N0 ， N1 ， MR，
S_CLOCK ， TEST_CLK ，
S-DATA ， S_LOAD ， nP_LOAD
M5 ， CLK_SEL ， VCO_SEL
V
OH
V
OL
产量
高压
产量
低电压
TEST
TEST
测试条件
最低
2
2
-0.3
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.135V,
I
OH
= -36mA
V
CC
= 3.135V,
I
OL
= 36毫安
-5
典型
最大
V
CC
+ 0.3
V
CC
+ 0.3
0.8
1.3
150
5
单位
V
V
V
V
A
A
A
V
IH
V
IL
输入
低电压
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
-150
2.6
0.5
A
V
V
8432DY-101
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