初步
集成
电路
系统公司
ICS8430B-71
700MH
Z
, L
OW
J
伊特尔
, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
可选晶体振荡器接口
或LVCMOS TEST_CLK
输出频率高达700MHz
晶振输入频率范围： 12MHz时为27MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 9PS （最大值）
周期到周期抖动：为25ps （最大）
3.3V电源电压
0 ° C至70 ° C的环境工作温度
替换8430-71
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS8430B - 71是一种通用，双输出
把水晶/ LVCMOS至3.3V的差分LVPECL
HiPerClockS
高频合成器和所述一个部件
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8430B - 71具有SE-
lectable晶体振荡器接口或LVCMOS TEST_CLK 。
VCO的工作在250MHz的一个频率范围内
700MHz的。与输出配置用于将压控振荡器
频率2 ，输出频率步长小至2MHz的
可以使用16MHz的晶振或测试时钟来实现。产量
频率高达700MHz可以使用被编程
串行或并行接口的配置逻辑。低
在ICS8430B - 71的抖动和频率范围使其成为
理想时钟发生器最时钟树的应用。
IC
S
B
LOCK
D
IAGRAM
VCO_SEL
XTAL_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
M3
M2
M1
M0
32 31 30 29 28 27 26 25
TEST_CLK
0
M5
M6
M7
XTAL_IN
OSC
XTAL_OUT
÷
16
1
M8
N0
N1
N2
V
EE
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
ICS8430B-71
21
20
19
18
17
PLL
相位检测器
VCO
÷
M
÷
2
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N2
CON组fi guration
接口
逻辑
0
÷
N
1
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
MR
FOUT0
nFOUT0
FOUT1
nFOUT1
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
TEST
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8430BY
-71
www.icst.com/products/hiperclocks.html
1
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700MH
Z
, L
OW
J
伊特尔
, C
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I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
将在自动出现的特定默认状态
电。在操作时，所述测试输出为低电平
并行输入模式。 VCO的频之间的关系
昆西，晶体频率和M个除法器被定义为
如下： FVCO =值为fXTAL X 2M
16
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
16MHz的基准定义为125
≤
M
≤
350.频率
出的定义如下： f out中= FVCO =值为fXTAL x 2米
N
16
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的问题高
到低S_LOAD的过渡。如果S_LOAD保持高电平，数据
在S-DATA输入端被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作使用16MHz的晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS8430B - 71拥有一个完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。并联谐振，基频晶体作为
输入到内部振荡器。振荡器的输出是
由16之前的鉴相器分。用16MHz的crys-
TAL ，这提供了一个1MHz的参考频率。的压控振荡器
PLL的工作在250MHz的范围内，以700MHz的的。该
M个除法器的输出也被加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为2M次调整基准频率
荷兰国际集团VCO控制电压。需要注意的是对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器被发送到前缩放
每个LVPECL输出缓冲器。分频器提供
50 ％的输出占空比。
在ICS8430B - 71支持两个可编程功能
输入模式进行编程并购分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
图 -
URE 1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。对输入数据
M0通过M8和N0通过N2被直接传递给M个
分频器和N分频器的输出。在低到高的转变
该nP_LOAD输入的，数据被锁存，对M分频器
保持加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和N位可以
硬连线来设置对M分频器和N分频器输出到
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA移入寄存器
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
S_LOAD
T1
t
S
T0
H
N2
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N2
M，N
nP_LOAD
t
S
t
H
S_LOAD
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
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Z
, L
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, C
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TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 3,
28, 29, 30
31, 32
4
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5, M6, M7,
M0, M1, M2,
M3, M4
M8
N0, N1
N2
V
EE
TEST
V
CC
FOUT1,
nFOUT1
V
CCO
FOUT0,
nFOUT0
下拉M分频器输入。数据锁存低到高的转变
nP_LOAD输入。 LVCMOS / LVTTL接口电平。
上拉
下拉确定输出分频值如表3C定义
功能表。 LVCMOS / LVTTL接口电平。
上拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出（ FOUTx ）变低和INVER特德
17
MR
输入
下拉输出（ nFOUTx ）变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
18
S_CLOCK
输入
下拉
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
19
S-DATA
输入
下拉
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
20
S_LOAD
输入
下拉
LVCMOS / LVTTL接口电平。
动力
模拟电源引脚。
21
V
CCA
在CR振荡器石英晶体或测试时钟之间选择
PLL的参考源。选择HIGH，当XTAL输入。
22
XTAL_SEL
输入
上拉
选择TEST_CLK低的时候。 LVCMOS / LVTTL接口电平。
下拉测试时钟输入。 LVCMOS接口电平。
23
TEST_CLK
输入
CR振荡器，石英晶体界面。 XTAL_IN是输入。
24,
XTAL_OUT ，
输入
XTAL_OUT是输出。
25
XTAL_IN
并行加载输入。确定当数据出现在M8 ： M0是
26
nP_LOAD
输入
下拉加载到M个分频器，并且当存在N 2的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
27
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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Z
, L
OW
J
伊特尔
, C
RYSTAL
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LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
MR
H
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
M
X
数据
数据
X
X
X
X
N
X
数据
数据
X
X
X
X
S_LOAD
L
H
X
X
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
（注1 ）
VCO频率
（兆赫）
250
252
254
256
696
698
M鸿沟
125
126
127
128
348
349
256
M8
0
0
0
0
1
1
128
M7
0
0
0
1
0
0
64
M6
1
1
1
0
1
1
32
M5
1
1
1
0
0
0
16
M4
1
1
1
0
1
1
8
M3
1
1
1
0
1
1
4
M2
1
1
1
0
1
1
2
M1
0
1
1
0
0
0
1
M0
1
0
1
0
0
1
0
700
35 0
1
0
1
0
1
1
1
1
注1 ：这M个分频值，并由此产生的频率对应的CR石英晶体或TEST_CLK输入频率
16MHz.
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N2
0
0
0
0
1
1
1
1
8430BY
-71
N分频器值
N0
0
1
0
1
0
1
0
1
2
4
8
16
1
2
4
8
N1
0
0
1
1
0
0
1
1
FOUT0 ， nFOUT0输出频率
（兆赫）
最低
最大
125
350
62.5
31.25
15.625
250
125
62.5
31.25
175
87.5
43.75
700
350
175
87.5
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700MH
Z
, L
OW
J
伊特尔
, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
V
CCA
V
CCO
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
140
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
参数
TEST_CLK ;注1
输入
VCO_SEL ， S_LOAD ， S-DATA ，
高压S_CLOCK ， nP_LOAD ， MR，
M0 ： M8 ， N0 ： N2 ， XTAL_SEL
输入低电压
M0 - M7 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD
输入
高电流M8 ， N2 ， XTAL_SEL ， VCO_SEL
TEST_CLK
输入
低电流
M0 - M7 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD
TEST_CLK ，M8 ，N2
XTAL_SEL ， VCO_SEL
测试条件
最低
2.35
2
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
-5
-150
2.6
0.5
典型
最大
V
CC
+ 0.3
V
CC
+ 0.3
0.8
15 0
5
200
单位
V
V
V
A
A
A
A
A
V
V
I
IL
产量
试验;注意2
高压
产量
V
OL
试验;注意2
低电压
注1 ：特点与1ns的输入边沿速率。
注2 ：输出端接50
Ω
到V
CCO
/2.
V
OH
T
ABLE
4C 。 LVPECL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
参数
输出高电压;注1
输出低电压;注1
测试条件
最低
V
CC
- 1.4
V
CC
- 2.0
典型
最大
V
CC
- 0.9
V
CC
- 1.7
1.0
单位
V
V
V
V
摇摆
峰至峰输出电压摆幅
0. 6
注1 ：输出端接50
Ω
到V
CCO
- 2V 。见"Parameter测量Information"部分，
"3.3V输出负载测试Circuit"的身影。
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, L
OW
J
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, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
可选晶体振荡器接口
或LVCMOS TEST_CLK
输出频率高达700MHz
晶振输入频率范围： 12MHz时为27MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 9PS （最大值）
周期到周期抖动：为25ps （最大）
3.3V电源电压
0 ° C至70 ° C的环境工作温度
替换8430-71
可在标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS8430B - 71是一种通用，双输出
把水晶/ LVCMOS至3.3V的差分LVPECL
HiPerClockS
高频合成器和所述一个部件
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8430B - 71具有SE-
lectable晶体振荡器接口或LVCMOS TEST_CLK 。
VCO的工作在250MHz的一个频率范围内
700MHz的。与输出配置用于将压控振荡器
频率2 ，输出频率步长小至2MHz的
可以使用16MHz的晶振或测试时钟来实现。产量
频率高达700MHz可以使用被编程
串行或并行接口的配置逻辑。低
在ICS8430B - 71的抖动和频率范围使其成为
理想时钟发生器最时钟树的应用。
IC
S
B
LOCK
D
IAGRAM
VCO_SEL
XTAL_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
M3
M2
M1
M0
32 31 30 29 28 27 26 25
TEST_CLK
0
M5
M6
M7
XTAL_IN
OSC
XTAL_OUT
÷
16
1
M8
N0
N1
N2
V
EE
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
ICS8430B-71
21
20
19
18
17
PLL
相位检测器
VCO
÷
M
÷
2
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N2
CON组fi guration
接口
逻辑
0
÷
N
1
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
MR
FOUT0
nFOUT0
FOUT1
nFOUT1
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
TEST
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
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-71
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初步
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电路
系统公司
ICS8430B-71
700MH
Z
, L
OW
J
伊特尔
, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
将在自动出现的特定默认状态
电。在操作时，所述测试输出为低电平
并行输入模式。 VCO的频之间的关系
昆西，晶体频率和M个除法器被定义为
如下： FVCO =值为fXTAL X 2M
16
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
16MHz的基准定义为125
≤
M
≤
350.频率
出的定义如下： f out中= FVCO =值为fXTAL x 2米
N
16
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的问题高
到低S_LOAD的过渡。如果S_LOAD保持高电平，数据
在S-DATA输入端被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作使用16MHz的晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS8430B - 71拥有一个完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。并联谐振，基频晶体作为
输入到内部振荡器。振荡器的输出是
由16之前的鉴相器分。用16MHz的crys-
TAL ，这提供了一个1MHz的参考频率。的压控振荡器
PLL的工作在250MHz的范围内，以700MHz的的。该
M个除法器的输出也被加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为2M次调整基准频率
荷兰国际集团VCO控制电压。需要注意的是对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器被发送到前缩放
每个LVPECL输出缓冲器。分频器提供
50 ％的输出占空比。
在ICS8430B - 71支持两个可编程功能
输入模式进行编程并购分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
图 -
URE 1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。对输入数据
M0通过M8和N0通过N2被直接传递给M个
分频器和N分频器的输出。在低到高的转变
该nP_LOAD输入的，数据被锁存，对M分频器
保持加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和N位可以
硬连线来设置对M分频器和N分频器输出到
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA移入寄存器
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
S_LOAD
T1
t
S
T0
H
N2
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N2
M，N
nP_LOAD
t
S
t
H
S_LOAD
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
8430BY
-71
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700MH
Z
, L
OW
J
伊特尔
, C
RYSTAL
I
覆盖整个院落
/
LVCMOS-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 3,
28, 29, 30
31, 32
4
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5, M6, M7,
M0, M1, M2,
M3, M4
M8
N0, N1
N2
V
EE
TEST
V
CC
FOUT1,
nFOUT1
V
CCO
FOUT0,
nFOUT0
下拉M分频器输入。数据锁存低到高的转变
nP_LOAD输入。 LVCMOS / LVTTL接口电平。
上拉
下拉确定输出分频值如表3C定义
功能表。 LVCMOS / LVTTL接口电平。
上拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 3.3V LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
复位造成真正的输出（ FOUTx ）变低和INVER特德
17
MR
输入
下拉输出（ nFOUTx ）变高。当逻辑低电平时，内部分隔
并输出被使能。 MR的阿瑟化不影响加载
M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
18
S_CLOCK
输入
下拉
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
19
S-DATA
输入
下拉
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
20
S_LOAD
输入
下拉
LVCMOS / LVTTL接口电平。
动力
模拟电源引脚。
21
V
CCA
在CR振荡器石英晶体或测试时钟之间选择
PLL的参考源。选择HIGH，当XTAL输入。
22
XTAL_SEL
输入
上拉
选择TEST_CLK低的时候。 LVCMOS / LVTTL接口电平。
下拉测试时钟输入。 LVCMOS接口电平。
23
TEST_CLK
输入
CR振荡器，石英晶体界面。 XTAL_IN是输入。
24,
XTAL_OUT ，
输入
XTAL_OUT是输出。
25
XTAL_IN
并行加载输入。确定当数据出现在M8 ： M0是
26
nP_LOAD
输入
下拉加载到M个分频器，并且当存在N 2的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
27
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
MR
H
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
M
X
数据
数据
X
X
X
X
N
X
数据
数据
X
X
X
X
S_LOAD
L
H
X
X
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
（注1 ）
VCO频率
（兆赫）
250
252
254
256
696
698
M鸿沟
125
126
127
128
348
349
256
M8
0
0
0
0
1
1
128
M7
0
0
0
1
0
0
64
M6
1
1
1
0
1
1
32
M5
1
1
1
0
0
0
16
M4
1
1
1
0
1
1
8
M3
1
1
1
0
1
1
4
M2
1
1
1
0
1
1
2
M1
0
1
1
0
0
0
1
M0
1
0
1
0
0
1
0
700
35 0
1
0
1
0
1
1
1
1
注1 ：这M个分频值，并由此产生的频率对应的CR石英晶体或TEST_CLK输入频率
16MHz.
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N2
0
0
0
0
1
1
1
1
8430BY
-71
N分频器值
N0
0
1
0
1
0
1
0
1
2
4
8
16
1
2
4
8
N1
0
0
1
1
0
0
1
1
FOUT0 ， nFOUT0输出频率
（兆赫）
最低
最大
125
350
62.5
31.25
15.625
250
125
62.5
31.25
175
87.5
43.75
700
350
175
87.5
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, C
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TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
4.6V
-0.5V到V
CC
+ 0.5V
50mA
100mA
47.9 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
CC
V
CCA
V
CCO
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
140
15
单位
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
IH
V
IL
I
IH
参数
TEST_CLK ;注1
输入
VCO_SEL ， S_LOAD ， S-DATA ，
高压S_CLOCK ， nP_LOAD ， MR，
M0 ： M8 ， N0 ： N2 ， XTAL_SEL
输入低电压
M0 - M7 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD
输入
高电流M8 ， N2 ， XTAL_SEL ， VCO_SEL
TEST_CLK
输入
低电流
M0 - M7 ， N0 ， N1 ， MR， nP_LOAD ，
S_CLOCK ， S-DATA ， S_LOAD
TEST_CLK ，M8 ，N2
XTAL_SEL ， VCO_SEL
测试条件
最低
2.35
2
-0.3
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
-5
-150
2.6
0.5
典型
最大
V
CC
+ 0.3
V
CC
+ 0.3
0.8
15 0
5
200
单位
V
V
V
A
A
A
A
A
V
V
I
IL
产量
试验;注意2
高压
产量
V
OL
试验;注意2
低电压
注1 ：特点与1ns的输入边沿速率。
注2 ：输出端接50
Ω
到V
CCO
/2.
V
OH
T
ABLE
4C 。 LVPECL DC
极特
,
V
CC
= V
CCA
= V
CCO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
OH
V
OL
参数
输出高电压;注1
输出低电压;注1
测试条件
最低
V
CC
- 1.4
V
CC
- 2.0
典型
最大
V
CC
- 0.9
V
CC
- 1.7
1.0
单位
V
V
V
V
摇摆
峰至峰输出电压摆幅
0. 6
注1 ：输出端接50
Ω
到V
CCO
- 2V 。见"Parameter测量Information"部分，
"3.3V输出负载测试Circuit"的身影。
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REV 。一个2005年9月20日
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