初步
集成
电路
系统公司
ICS8430-51
600MH
Z
, L
OW
J
伊特尔
LVCMOS / LVTTL-
TO
-3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
F
UNCTIONAL
D
ESCRIPTION
注：以下说明操作使用16MHz晶振的功能描述。为有效的PLL环路分频器的值
不同的晶体或输入频率的输入频率特性，表5中，注1所定义。
该ICS8430-51拥有一个完全集成的PLL ，因此无需外部元件设置循环频带 -
宽度。一种并行谐振的基础晶体被用作输入到芯片上的振荡器。振荡器的输出是
由16之前的鉴相器分。用16MHz晶振，这提供了一个1MHz的参考频率。的压控振荡器
PLL工作在200MHz的范围内为700MHz的的。 M个除法器的输出也被加到相位检测器。
相位检测器和M个分频器，通过调整迫使VCO输出频率为2M倍基准频率
VCO控制电压。需要注意的是对于M的某些值（过高或过低）时，PLL将无法实现锁。的输出
压控振荡器由分离器被发送到每个LVPECL输出缓冲器之前，进行缩放。除法器提供了一个50 ％的输出占空比。
该ICS8430-51支持两种输入方式，可编程分频器M和N分频器输出的可编程功能。
两个输入的操作模式是并行和串行。
图1
示出了每种模式的时序图。在并行模式中，
该nP_LOAD输入最初是低。在通过N 2输入M 0至M8和N0的数据被直接传递到M分频器
和N输出分频器。在nP_LOAD输入的低电平到高电平跳变时，数据被锁存， M个分遗骸
加载之前nP_LOAD或直至串行事件发生的下一个低的跳变。其结果是， M和N位可以是
硬连线来设置对M分频器和N分频器输出为将上电时会自动出现一个特定的默认状态。
在并行输入模式下操作时，测试输出为低电平。晶体VCO频率之间的关系，
次数M个分频器的定义如下：
值为fXTAL X 2M
FVCO =
16
M值和M 0的通M8的所需的值示于表3B中，可编程的VCO频率函数表。
有效的M值的量， PLL才能实现锁定的16MHz的基准定义为100
≤
M
≤
350.频出是
德网络定义如下：
FOUT = FVCO =值为fXTAL X 2M
N
16
N
发生串行操作时nP_LOAD为高，并S_LOAD低。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。移位寄存器的内容被装入到M个除法器和N个输出分频器
当从低到高的S_LOAD过渡。在M鸿沟和N分频的输出值被锁存在HIGH到LOW
S_LOAD的过渡。如果S_LOAD保持高电平时，在S-DATA的输入数据被直接传递到M分频器和N个输出
分压器上S_CLOCK的每个上升沿。在串行模式可以用来编程M和N比特和测试位T1和T0的。
内部寄存器T0和T1确定的测试输出的状态如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
N2
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N2
M，N
nP_LOAD
t
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注： NULL时间槽必须遵守。
8430AY-51
www.icst.com/products/hiperclocks.html
2
REV 。 2003年2月11日
QQ：2881677436 复制
