初步
集成
电路
系统公司
ICS843034
F
EMTO
C
锁
M
ULTI
-R
吃
3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
可设置双3.3V的差分LVPECL输出
独立的3.3V或2.5V
4 ： 1输入复用器：
1差分输入
1单端输入
2晶体振荡器接口
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
TEST_CLK接受LVCMOS或LVTTL输入电平
输出频率范围： 35MHz时为750MHz的
晶振输入频率范围： 12MHz的40MHz的
VCO范围：为560MHz到750MHz的
并行或串行接口进行编程反馈
分频器和输出分频器
RMS相位抖动为333.33MHz ，采用22.222MHz
水晶（ 12kHz至20MHz ） ： 0.80ps （典型值）
电源电压模式：
LVPECL输出（核心/输出） ：
3.3V/3.3V
3.3V/2.5V
REF_CLK输出（核心/输出） ：
3.3V/3.3V
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度
可用两种，标准及RoHS /无铅顺应性
蚂蚁包
G
ENERAL
D
ESCRIPTION
该ICS843034是一个通用的，低相位
噪声LVPECL合成器，它可以产生
HiPerClockS
频率为各种各样的应用程序。该
ICS843034有一个4 ： 1输入多路复用器从
下面的输入可以选择： 1差
输入，1个单端输入或两个结晶
振荡器，从而使该器件非常适用于频率
翻译或频率发生。每个差分LVPECL
输出对具有输出分频器可以是独立地
设定，使得两个不同的频率可以产生。
此外，每个LVPECL输出对都有一个专用电源
电源引脚使输出可在3.3V或2.5V运行。该
ICS843034还提供了参考的缓冲副本
时钟或晶振频率的单端REF_CLK引脚
可以启用或禁用（默认禁用） 。该
输出频率可以使用串行或编程
并行编程接口。
IC
S
该ICS843034的相位抖动小于1ps的有效值，使得
它适用于光纤通道， SONET和以太网使用
应用程序。
应用实例包括必须支持系统
无论FEC和非FEC速率。在10Gb的光纤通道，用于
例如，您可以使用25.5MHz晶振来产生
159.375MHz参考时钟，然后切换到20.544MHz
晶振来产生164.355MHz为66/64 FEC 。其他
应用包括支承实两个以太网络
频率和SONET频率中的应用程序。当
需要以太网频率， 25MHz晶体可
使用和当需要的SONET的频率，所述输入
MUX可切换选择一个38.88MHz晶体。
P
IN
A
SSIGNMENT
M8
NB0
NB1
NB2
OE_REF
OE_A
OE_B
V
CC
NA0
NA1
NA2
V
EE
48 47 46 45 44 43 42 41 40 39 38 37
1
36
2
35
3
34
4
33
5
32
采用48引脚LQFP
6
31
采用7mm x 7mm X 1.4毫米
7
30
包体
8
29
Y封装
9
28
顶视图
10
27
11
26
12
25
13 14 15 16 17 18 19 20 21 22 23 24
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
843034A
Y
CLK
NCLK
nP_LOAD
VCO_SEL
M0
M1
M2
M3
M4
M5
M6
M7
ICS843034
XTAL_OUT1
XTAL_IN1
XTAL_OUT0
XTAL_IN0
TEST_CLK
SEL1
SEL0
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
V
EE
nc
V
CCO
_
REF
REF_CLK
V
CCO
_
B
nFOUTB0
FOUTB0
V
CCO
_
A
nFOUTA0
FOUTA0
V
CC
TEST
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1
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电路
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F
EMTO
C
锁
M
ULTI
-R
吃
3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
B
LOCK
D
IAGRAM
OE_A
VCO_SEL
XTAL_IN0
XTAL_OUT0
XTAL_IN1
OSC
00
0
P
HASE
VCO
1
OSC
XTAL_OUT1
01
D
etector
10
11
÷M
÷1
÷2
÷3
÷4
÷5
101
÷6
÷8
111
÷16
÷
000
001
010
011
FOUTA0
nFOUTA0
V
CCO_A
CLK
NCLK
001
011
V
CCO_B
FOUTB0
nFOUTB0
TEST_CLK
SEL1
SEL0
101
111
÷16
÷
OE_B
MR
V
CCO_REF
REF_CLK
OE_REF
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M8:M0
NA2 ： NA0
NB2 ： NB0
TEST
C
I
L
843034AY
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2
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C
锁
M
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3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
在并行输入操作时，测试输出为低电平
模式。晶体VCO频率之间的关系，
次数M个分频器的定义如下：
FVCO =值为fXTAL ×M的
M值和M 0的通M8的所需的值示
在表3B中编程的VCO的频率函数的表。
有效的M值为其PLL将实现锁定为25MHz的
参考被定义为23
≤
M
≤
30.频出DE-是
判罚如下：
FOUT = FVCO =值为fXTAL ×M的
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个分频器和NX输出二
从vider时S_LOAD转换低到高。在M
分而NX输出分频值被锁定在问题高
到低S_LOAD的过渡。如果S_LOAD保持高电平，数据
在S-DATA输入端被直接传递到M分频器和NX
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和NX位和检验位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS843034具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为560MHz到750MHz的频率的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个LVPECL的前缩放
输出缓冲器。除法器提供了一个50 ％的输出占空比。
该ICS843034支持串行或并行编程
模式编程并购反馈分频器和N分频器的输出。
图1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。在M中的数据，
NA和NB的输入端被直接传递到M分频器和两个
N个输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存， M和N分频器
继续加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和NX位可以是
硬连线来设置对M分频器和NX输出分频到spe-
将上电时会自动出现cific默认状态。
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输出
M个分频器输出
FOUTA0相同的频率
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
H
NB2
NB1 NB0
NA2
NA1
NA0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， NA0 ： NA2 ， NB0 ： NB2
M，N
nP_LOAD
t
S_LOAD
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
843034A
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M
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3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
输入
输入
动力
输入
输入
动力
产量
产量
动力
产量
动力
产量
动力
未使用
下拉
上拉
描述
M分频器输入。数据锁存低到高的转变
nP_LOAD输入。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 41, 42,
43, 44,
45, 47, 48
2, 3
4
5
6
7
8, 14
9, 10
11
12, 24
13
15, 16
17
18, 19
20
21
22
23
名字
M8, M0, M1,
M2, M3,
M4, M6, M7
NB0 ， NB1
NB2
OE_REF
OE_A
OE_B
V
CC
NA0 ， NA1
NA2
V
EE
TEST
FOUTA0,
nFOUTA0
V
CCO_A
FOUTB0,
nFOUTB0
V
CCO_B
REF_CLK
V
CCO_REF
nc
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
下拉
输出使能。控制启用和禁用REF_CLK输出。
下拉
LVCMOS / LVTTL接口电平。
输出使能。控制启用和禁用FOUTA0的，
上拉
nFOUTA0输出。 LVCMOS / LVTTL接口电平。
输出使能。控制启用和禁用FOUTB0的，
上拉
nFOUTB0输出。 LVCMOS / LVTTL接口电平。
核心供电引脚。
决定输出分频值如表3C定义，
下拉式功能表。 LVCMOS / LVTTL接口电平。
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。
LVCMOS / LVTTL接口电平。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚FOUTA0 ， nFOUTA0 。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚FOUTB0 ， nFOUTB0 。
参考时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚REF_CLK 。
无连接。
高电平有效复位硕士。当逻辑高电平，迫使内部
分频器复位造成真正的输出FOUTx走低，
INVER泰德输出nFOUTx变高。当逻辑低电平时，内部
分频器和输出被使能。 MR的阿瑟化不
影响加载的M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
上拉
25
MR
输入
下拉
26
27
28
29
30, 31
32
33, 34
S_CLOCK
S-DATA
S_LOAD
V
CCA
SEL0 ， SEL1
TEST_CLK
输入
输入
输入
动力
输入
输入
输入
输入
下拉
下拉
下拉
下拉时钟选择输入。 LVCMOS / LVTTL接口电平。
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
CR振荡器，石英晶体界面。 XTAL_IN0是输入，
XTAL_OUT0是输出。
CR振荡器，石英晶体界面。 XTAL_IN1是输入，
XTAL_OUT1是输出。
XTAL_IN0,
XTAL_OUT0
XTAL_IN1,
35, 36
XTAL_OUT1
续下页...
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3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
描述
数
37
名字
CL
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟input.V
CC
/ 2时默认悬空。
38
NCLK
输入
下拉
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于NA2 ： NA0和
39
nP_LOAD
输入下拉
NB2 ： NB0加载到N个输出分频器。
LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
40
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
M分频器输入。数据锁存低到高的转变
46
M5
输入
上拉
的nP_LOAD输入。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功耗
REF_CLK
电容
输入上拉电阻
输入下拉电阻
输出阻抗
REF_CLK
5
测试条件
最小典型
4
V
CC
, V
CCA
, V
CCO_REF
= 3.465V
待定
51
51
7
12
最大
单位
pF
pF
kΩ
kΩ
Ω
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3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
可设置双3.3V的差分LVPECL输出
独立的3.3V或2.5V
4 ： 1输入复用器：
1差分输入
1单端输入
2晶体振荡器接口
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
TEST_CLK接受LVCMOS或LVTTL输入电平
输出频率范围： 35MHz时为750MHz的
晶振输入频率范围： 12MHz的40MHz的
VCO范围：为560MHz到750MHz的
并行或串行接口进行编程反馈
分频器和输出分频器
RMS相位抖动为333.33MHz ，采用22.222MHz
水晶（ 12kHz至20MHz ） ： 0.80ps （典型值）
电源电压模式：
LVPECL输出（核心/输出） ：
3.3V/3.3V
3.3V/2.5V
REF_CLK输出（核心/输出） ：
3.3V/3.3V
0 ° C至70 ° C的环境工作温度
可根据要求提供工业级温度
可用两种，标准及RoHS /无铅顺应性
蚂蚁包
G
ENERAL
D
ESCRIPTION
该ICS843034是一个通用的，低相位
噪声LVPECL合成器，它可以产生
HiPerClockS
频率为各种各样的应用程序。该
ICS843034有一个4 ： 1输入多路复用器从
下面的输入可以选择： 1差
输入，1个单端输入或两个结晶
振荡器，从而使该器件非常适用于频率
翻译或频率发生。每个差分LVPECL
输出对具有输出分频器可以是独立地
设定，使得两个不同的频率可以产生。
此外，每个LVPECL输出对都有一个专用电源
电源引脚使输出可在3.3V或2.5V运行。该
ICS843034还提供了参考的缓冲副本
时钟或晶振频率的单端REF_CLK引脚
可以启用或禁用（默认禁用） 。该
输出频率可以使用串行或编程
并行编程接口。
IC
S
该ICS843034的相位抖动小于1ps的有效值，使得
它适用于光纤通道， SONET和以太网使用
应用程序。
应用实例包括必须支持系统
无论FEC和非FEC速率。在10Gb的光纤通道，用于
例如，您可以使用25.5MHz晶振来产生
159.375MHz参考时钟，然后切换到20.544MHz
晶振来产生164.355MHz为66/64 FEC 。其他
应用包括支承实两个以太网络
频率和SONET频率中的应用程序。当
需要以太网频率， 25MHz晶体可
使用和当需要的SONET的频率，所述输入
MUX可切换选择一个38.88MHz晶体。
P
IN
A
SSIGNMENT
M8
NB0
NB1
NB2
OE_REF
OE_A
OE_B
V
CC
NA0
NA1
NA2
V
EE
48 47 46 45 44 43 42 41 40 39 38 37
1
36
2
35
3
34
4
33
5
32
采用48引脚LQFP
6
31
采用7mm x 7mm X 1.4毫米
7
30
包体
8
29
Y封装
9
28
顶视图
10
27
11
26
12
25
13 14 15 16 17 18 19 20 21 22 23 24
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
843034A
Y
CLK
NCLK
nP_LOAD
VCO_SEL
M0
M1
M2
M3
M4
M5
M6
M7
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XTAL_OUT1
XTAL_IN1
XTAL_OUT0
XTAL_IN0
TEST_CLK
SEL1
SEL0
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
V
EE
nc
V
CCO
_
REF
REF_CLK
V
CCO
_
B
nFOUTB0
FOUTB0
V
CCO
_
A
nFOUTA0
FOUTA0
V
CC
TEST
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M
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3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
B
LOCK
D
IAGRAM
OE_A
VCO_SEL
XTAL_IN0
XTAL_OUT0
XTAL_IN1
OSC
00
0
P
HASE
VCO
1
OSC
XTAL_OUT1
01
D
etector
10
11
÷M
÷1
÷2
÷3
÷4
÷5
101
÷6
÷8
111
÷16
÷
000
001
010
011
FOUTA0
nFOUTA0
V
CCO_A
CLK
NCLK
001
011
V
CCO_B
FOUTB0
nFOUTB0
TEST_CLK
SEL1
SEL0
101
111
÷16
÷
OE_B
MR
V
CCO_REF
REF_CLK
OE_REF
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M8:M0
NA2 ： NA0
NB2 ： NB0
TEST
C
I
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M
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吃
3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
在并行输入操作时，测试输出为低电平
模式。晶体VCO频率之间的关系，
次数M个分频器的定义如下：
FVCO =值为fXTAL ×M的
M值和M 0的通M8的所需的值示
在表3B中编程的VCO的频率函数的表。
有效的M值为其PLL将实现锁定为25MHz的
参考被定义为23
≤
M
≤
30.频出DE-是
判罚如下：
FOUT = FVCO =值为fXTAL ×M的
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个分频器和NX输出二
从vider时S_LOAD转换低到高。在M
分而NX输出分频值被锁定在问题高
到低S_LOAD的过渡。如果S_LOAD保持高电平，数据
在S-DATA输入端被直接传递到M分频器和NX
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和NX位和检验位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS843034具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为560MHz到750MHz的频率的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个LVPECL的前缩放
输出缓冲器。除法器提供了一个50 ％的输出占空比。
该ICS843034支持串行或并行编程
模式编程并购反馈分频器和N分频器的输出。
图1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。在M中的数据，
NA和NB的输入端被直接传递到M分频器和两个
N个输出分频器。论在低到高的跳变
nP_LOAD输入时，数据被锁存， M和N分频器
继续加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和NX位可以是
硬连线来设置对M分频器和NX输出分频到spe-
将上电时会自动出现cific默认状态。
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输出
M个分频器输出
FOUTA0相同的频率
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
H
NB2
NB1 NB0
NA2
NA1
NA0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， NA0 ： NA2 ， NB0 ： NB2
M，N
nP_LOAD
t
S_LOAD
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
843034A
Y
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3
REV 。一2005年7月25日
初步
集成
电路
系统公司
ICS843034
F
EMTO
C
锁
M
ULTI
-R
吃
3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
输入
输入
动力
输入
输入
动力
产量
产量
动力
产量
动力
产量
动力
未使用
下拉
上拉
描述
M分频器输入。数据锁存低到高的转变
nP_LOAD输入。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 41, 42,
43, 44,
45, 47, 48
2, 3
4
5
6
7
8, 14
9, 10
11
12, 24
13
15, 16
17
18, 19
20
21
22
23
名字
M8, M0, M1,
M2, M3,
M4, M6, M7
NB0 ， NB1
NB2
OE_REF
OE_A
OE_B
V
CC
NA0 ， NA1
NA2
V
EE
TEST
FOUTA0,
nFOUTA0
V
CCO_A
FOUTB0,
nFOUTB0
V
CCO_B
REF_CLK
V
CCO_REF
nc
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
下拉
输出使能。控制启用和禁用REF_CLK输出。
下拉
LVCMOS / LVTTL接口电平。
输出使能。控制启用和禁用FOUTA0的，
上拉
nFOUTA0输出。 LVCMOS / LVTTL接口电平。
输出使能。控制启用和禁用FOUTB0的，
上拉
nFOUTB0输出。 LVCMOS / LVTTL接口电平。
核心供电引脚。
决定输出分频值如表3C定义，
下拉式功能表。 LVCMOS / LVTTL接口电平。
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。
LVCMOS / LVTTL接口电平。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚FOUTA0 ， nFOUTA0 。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚FOUTB0 ， nFOUTB0 。
参考时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚REF_CLK 。
无连接。
高电平有效复位硕士。当逻辑高电平，迫使内部
分频器复位造成真正的输出FOUTx走低，
INVER泰德输出nFOUTx变高。当逻辑低电平时，内部
分频器和输出被使能。 MR的阿瑟化不
影响加载的M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。取样的上升沿数据
的S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
上拉
25
MR
输入
下拉
26
27
28
29
30, 31
32
33, 34
S_CLOCK
S-DATA
S_LOAD
V
CCA
SEL0 ， SEL1
TEST_CLK
输入
输入
输入
动力
输入
输入
输入
输入
下拉
下拉
下拉
下拉时钟选择输入。 LVCMOS / LVTTL接口电平。
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
CR振荡器，石英晶体界面。 XTAL_IN0是输入，
XTAL_OUT0是输出。
CR振荡器，石英晶体界面。 XTAL_IN1是输入，
XTAL_OUT1是输出。
XTAL_IN0,
XTAL_OUT0
XTAL_IN1,
35, 36
XTAL_OUT1
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初步
集成
电路
系统公司
ICS843034
F
EMTO
C
锁
M
ULTI
-R
吃
3.3V ， 2.5V LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
描述
数
37
名字
CL
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟input.V
CC
/ 2时默认悬空。
38
NCLK
输入
下拉
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于NA2 ： NA0和
39
nP_LOAD
输入下拉
NB2 ： NB0加载到N个输出分频器。
LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
40
VCO_SEL
输入
上拉
LVCMOS / LVTTL接口电平。
M分频器输入。数据锁存低到高的转变
46
M5
输入
上拉
的nP_LOAD输入。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功耗
REF_CLK
电容
输入上拉电阻
输入下拉电阻
输出阻抗
REF_CLK
5
测试条件
最小典型
4
V
CC
, V
CCA
, V
CCO_REF
= 3.465V
待定
51
51
7
12
最大
单位
pF
pF
kΩ
kΩ
Ω
843034A
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