集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
可选晶体振荡器接口
或LVCMOS / LVTTL TEST_CLK
输出频率范围： 70MHz时为680MHz的
晶振输入频率范围： 12MHz时为32MHz的
VCO范围：为560MHz到680MHz的
并行或串行接口进行编程反馈
和输出分频器
在并联负载控制输入P_DIV
RMS相位抖动为156.25MHz （ 1.875MHz至20MHz ） ：
0.49ps （典型值） ， P_DIV =
÷1
3.3V电源电压
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS843020-01是通用的双输出
把水晶至3.3V的差分LVPECL高频
HiPerClockS
昆西合成和的一员
FemtoClocks 系列高性能时钟
从IC解决方案。该ICS843020-01是基于
rd
在ICS “ 3代VCO技术，能够分的
1PS RMS相位抖动性能，使其非常适合用于
10千兆以太网，万兆光纤通道， SONET和
串行ATA应用。
ICS
该ICS843020-01是一种高度灵活的可编程synthe-
分级机能够在一定范围的产生的输出频率的
为70MHz到680MHz的。输出频率可被编程
在小步尺寸低达250kHz的时候使用的是16MHz的
水晶，
÷8
输入分频器和输出分频器=
÷8.
B
LOCK
D
IAGRAM
VCO_SEL
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
P_DIV
÷
P
0
÷8
FL燕麦
÷1
（默认）
1
÷4
1
0
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
32 31 30 29 28 27 26 25
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
M4
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
N
÷
1
÷
2
÷
4
÷
8
N0
N1
P_DIV
FOUT0
nFOUT0
FOUT1
nFOUT1
V
EE
ICS843020-01
M3
M2
M1
M0
24
23
22
21
20
19
18
17
XTAL_OUT
TEST_CLK
XTAL_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
843020AY-01
www.icst.com/products/hiperclocks.html
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C
锁
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Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
将上电时会自动出现默认状态。该
在并行输入模式下操作时测试输出为低电平。
VCO的频率，晶体频之间的关系舰
频率和M个除法器的定义如下：
FVCO =值为fXTAL ×M的
P
M值和M0通过M8所需要的值
在表3B中所示编程VCO的频率函数的
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为23
≤
M
≤
27 (P =
÷1).
该
频率进行定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
恩智浦
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的高到
S_LOAD从高到低的跳变。如果S_LOAD是在保持高电平，数据
的S-DATA输入被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS843020-01具有完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为560MHz到680MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个LVPECL的前缩放
输出缓冲器。除法器提供了一个50 ％的输出占空比。
该ICS843020-01支持串行或并行编程
明模式进行编程并购反馈分频器和N输出
分频器。输入分频器P只能使用P_DIV改变
引脚。它不能被从默认变
÷1
使用设置
串行接口。
图1
示出了每种模式的时序图。
在并行模式中， nP_LOAD输入最初为低电平。数据
在输入M0通过M8和N0和N1直接传递给
并购分频器和N分频器的输出。在低到高的跃迁
该nP_LOAD输入的灰时，数据被锁存，对M分频器
保持加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和N位可以是
硬连线设置M个分频器和N分频器输出到一个特定的
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
H
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1 ， P_DIV
M，N ，P
nP_LOAD
t
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
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。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
上拉
M分频器输入。数据锁存低到高的转变
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8 , 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
P_DIV
V
EE
TEST
V
CC
FOUT1 ， nFOUT1
V
CCO
FOUT0 ， nFOUT0
上拉/
输入分频选择。 0 = ÷ 8 =浮动
÷
1（默认值），1 = ÷4 。
下拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。
LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平，迫使内部
分频器复位造成真正的输出FOUTx走低，
INVER泰德输出nFOUTx变高。当逻辑低电平时，内部
分频器和输出被使能。 MR的阿瑟化不
影响加载的M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
CR石英晶体或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入。
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于N1： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
CCA
XTAL_SEL
TEST_CLK
XTAL_OUT ，
XTAL_IN
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
X
X
X
↑
L
L
X
↑
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD S_CLOCK
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
23
24
256
M8
0
0
128
M7
0
0
64
M6
0
0
同
P =
÷
1 （ P_DIV = F
高高飞翔
)
32
M5
0
0
16
M4
1
1
8
M3
0
1
4
M2
1
0
2
M1
1
0
1
M0
1
0
1
675
27
0
0
0
0
1
1
0
1
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
92
96
256
M8
0
0
128
M7
0
0
64
M6
1
1
同
P =
÷
4（ P_DIV = 1）
32
M5
0
1
16
M4
1
0
8
M3
1
0
4
M2
1
0
2
M1
0
0
1
M0
0
0
0
675
108
0
0
1
1
0
1
1
0
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
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, C
RYSTAL
-
TO
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3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
同
T
ABLE
3D 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
184
192
256
M8
0
0
128
M7
1
1
64
M6
0
1
P =
÷
图8（ P_DIV = 0）
32
M5
1
0
16
M4
1
0
8
M3
1
0
4
M2
0
0
2
M1
0
0
1
M0
0
0
0
675
216
0
1
1
0
0
1
1
1
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3E 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
560
280
140
70
最大
680
340
17 0
85
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Z
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-
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3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
F
EATURES
双路3.3V的差分LVPECL输出
可选晶体振荡器接口
或LVCMOS / LVTTL TEST_CLK
输出频率范围： 70MHz时为680MHz的
晶振输入频率范围： 12MHz时为32MHz的
VCO范围：为560MHz到680MHz的
并行或串行接口进行编程反馈
和输出分频器
在并联负载控制输入P_DIV
RMS相位抖动为156.25MHz （ 1.875MHz至20MHz ） ：
0.49ps （典型值） ， P_DIV =
÷1
3.3V电源电压
0 ° C至70 ° C的环境工作温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS843020-01是通用的双输出
把水晶至3.3V的差分LVPECL高频
HiPerClockS
昆西合成和的一员
FemtoClocks 系列高性能时钟
从IC解决方案。该ICS843020-01是基于
rd
在ICS “ 3代VCO技术，能够分的
1PS RMS相位抖动性能，使其非常适合用于
10千兆以太网，万兆光纤通道， SONET和
串行ATA应用。
ICS
该ICS843020-01是一种高度灵活的可编程synthe-
分级机能够在一定范围的产生的输出频率的
为70MHz到680MHz的。输出频率可被编程
在小步尺寸低达250kHz的时候使用的是16MHz的
水晶，
÷8
输入分频器和输出分频器=
÷8.
B
LOCK
D
IAGRAM
VCO_SEL
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
P_DIV
÷
P
0
÷8
FL燕麦
÷1
（默认）
1
÷4
1
0
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
32 31 30 29 28 27 26 25
M5
M6
M7
M8
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
V
CC
FOUT1
nFOUT1
V
CCO
FOUT0
nFOUT0
V
EE
M4
PLL
相位检测器
MR
÷
M
VCO
0
1
÷
N
÷
1
÷
2
÷
4
÷
8
N0
N1
P_DIV
FOUT0
nFOUT0
FOUT1
nFOUT1
V
EE
ICS843020-01
M3
M2
M1
M0
24
23
22
21
20
19
18
17
XTAL_OUT
TEST_CLK
XTAL_SEL
V
CCA
S_LOAD
S-DATA
S_CLOCK
MR
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
843020AY-01
www.icst.com/products/hiperclocks.html
1
REV 。 B 2005年4月14日
集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
将上电时会自动出现默认状态。该
在并行输入模式下操作时测试输出为低电平。
VCO的频率，晶体频之间的关系舰
频率和M个除法器的定义如下：
FVCO =值为fXTAL ×M的
P
M值和M0通过M8所需要的值
在表3B中所示编程VCO的频率函数的
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为23
≤
M
≤
27 (P =
÷1).
该
频率进行定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
恩智浦
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出的二
从vider时S_LOAD转换低到高。在M
鸿沟和N分频的输出值被锁存的高到
S_LOAD从高到低的跳变。如果S_LOAD是在保持高电平，数据
的S-DATA输入被直接传递到M分频器和N-
输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率在在 - 定义
把频率特性，表5 ，注1 。
该ICS843020-01具有完全集成的PLL和there-
前无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为560MHz到680MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器力VCO的输出频率
昆西为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个LVPECL的前缩放
输出缓冲器。除法器提供了一个50 ％的输出占空比。
该ICS843020-01支持串行或并行编程
明模式进行编程并购反馈分频器和N输出
分频器。输入分频器P只能使用P_DIV改变
引脚。它不能被从默认变
÷1
使用设置
串行接口。
图1
示出了每种模式的时序图。
在并行模式中， nP_LOAD输入最初为低电平。数据
在输入M0通过M8和N0和N1直接传递给
并购分频器和N分频器的输出。在低到高的跃迁
该nP_LOAD输入的灰时，数据被锁存，对M分频器
保持加载，直到上nP_LOAD或下LOW过渡
直到一个串口事件发生。其结果是， M和N位可以是
硬连线设置M个分频器和N分频器输出到一个特定的
S
ERIAL
L
OADING
S_CLOCK
S-DATA
T1
T0
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
S
t
H
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1 ， P_DIV
M，N ，P
nP_LOAD
t
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
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2
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集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
输入
动力
产量
动力
产量
动力
产量
上拉
M分频器输入。数据锁存低到高的转变
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8 , 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
P_DIV
V
EE
TEST
V
CC
FOUT1 ， nFOUT1
V
CCO
FOUT0 ， nFOUT0
上拉/
输入分频选择。 0 = ÷ 8 =浮动
÷
1（默认值），1 = ÷4 。
下拉
负电源引脚。
测试输出是活跃在运行的串行模式。
输出低电平驱动并联模式。
LVCMOS / LVTTL接口电平。
核心供电引脚。
差分输出的合成器。 LVPECL接口电平。
输出电源引脚。
差分输出的合成器。 LVPECL接口电平。
高电平有效复位硕士。当逻辑高电平，迫使内部
分频器复位造成真正的输出FOUTx走低，
INVER泰德输出nFOUTx变高。当逻辑低电平时，内部
分频器和输出被使能。 MR的阿瑟化不
影响加载的M，N和T的值。 LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
CR石英晶体或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平。
测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入。
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
装成M分频器，并且当数据存在于N1： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
LVCMOS / LVTTL接口电平。
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
CCA
XTAL_SEL
TEST_CLK
XTAL_OUT ，
XTAL_IN
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
上拉
下拉
下拉
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
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集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
T
ABLE
3A 。 P
ARALLEL
和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
条件
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
X
X
L
L
↑
↓
L
H
X
X
X
↑
L
L
X
↑
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD S_CLOCK
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
23
24
256
M8
0
0
128
M7
0
0
64
M6
0
0
同
P =
÷
1 （ P_DIV = F
高高飞翔
)
32
M5
0
0
16
M4
1
1
8
M3
0
1
4
M2
1
0
2
M1
1
0
1
M0
1
0
1
675
27
0
0
0
0
1
1
0
1
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
92
96
256
M8
0
0
128
M7
0
0
64
M6
1
1
同
P =
÷
4（ P_DIV = 1）
32
M5
0
1
16
M4
1
0
8
M3
1
0
4
M2
1
0
2
M1
0
0
1
M0
0
0
0
675
108
0
0
1
1
0
1
1
0
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
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集成
电路
系统公司
ICS843020-01
F
EMTO
C
锁
680MH
Z
, C
RYSTAL
-
TO
-
3.3V
。微分
LVPECL F
Characteristic低频
S
YNTHESIZER
同
T
ABLE
3D 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
575
600
M鸿沟
184
192
256
M8
0
0
128
M7
1
1
64
M6
0
1
P =
÷
图8（ P_DIV = 0）
32
M5
1
0
16
M4
1
0
8
M3
1
0
4
M2
0
0
2
M1
0
0
1
M0
0
0
0
675
216
0
1
1
0
0
1
1
1
注1 ：这M个分频值，并由此产生频率对应于晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3E 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
N分频器值
1
2
4
8
输出频率（ MHz）的
最低
560
280
140
70
最大
680
340
17 0
85
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