初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
F
EATURES
（ 2 ）差分LVPECL输出
可选CLKX ， nCLKx差分输入对
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL或
单端LVCMOS或LVTTL电平
最大输出频率： 700MHz的
FemtoClock VCO频率范围：为560MHz - 700MHz的
RMS相位抖动@ 155.52MHz ，使用19.44MHz晶振
（ 12kHz至20MHz ） ： 0.81ps （典型值）
全3.3V或3.3V混合核心/ 2.5V输出电源电压
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS843002I -41是一个构件
HiPerClocks 系列高性能时钟
HiPerClockS
从IC解决方案。该ICS843002I -41是PLL
基于同步时钟发生器，它
用于SONET / SDH线路卡应用进行了优化
其中抖动衰减和频率转换是必要的。
该装置包含了串联两个内部PLL阶段
串联。第一阶段的PLL使用该优化的VCXO
提供参考时钟抖动衰减和抖动会
宽容，并提供一个稳定的基准时钟的第二
PLL阶段（通常是19.44MHz ） 。第二个PLL阶段
提供了额外的倍频（ 32倍），并且它
通过使用低相位噪声保持低输出抖动
FemtoClock VCO 。 PLL倍频比选择
使用设备的输入选择引脚内部查找表。
该装置的性能和PLL乘法比率
优化，以支持非FEC （非前向纠错）
SONET / SDH应用率高达OC- 48 （ SONET ）
或STM -16 （SDH） 。 VCXO的要求使用一个外部的，
便宜的可牵引的结晶。 VCXO的PLL使用的外部无源
这是用来优化PLL环路滤波器元件
环路带宽和为给定的阻尼特性
线路卡应用。
ICS
P
IN
A
SSIGNMENT
XTAL_OUT
XTAL_IN
R_SEL2
R_SEL1
R_SEL0
nCLK1
CLK1
V
EE
该ICS843002I - 41包括两个时钟输入端口。每一个
可以接受的单端或差分输入。每
输入端口还包括一个活动检测器电路，其
通过LOR0和LOR1报告的逻辑输入时钟活动
输出管脚。两个输入端口供给的输入选择多路复用器。
“无中断切换”是通过适当的滤波器来实现
调优。抖动转移和漂移特性
经环路滤波器的调谐和相位瞬变的影响
性能是通过两个环路滤波器调谐的影响，并
所述两个参考时钟之间的对准误差。
典型的ICS843002I - 41配置的SONET / SDH系统：
VCXO 19.44MHz晶振
环路带宽： 50赫兹 - 250Hz的
输入参考时钟频率的选择：
19.44MHz ， 38.88MHz ， 77.76MHz ， 155.52MHz ，
311.04MHz ， 622.08MHz的
输出时钟频率的选择：
19.44MHz ， 77.76MHz ， 155.52MHz ， 311.04MHz ，
622.08MHz的，高阻
32 31 30 29 28 27 26 25
LF1
LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
QA_SEL1
QA_SEL0
QB_SEL2
QB_SEL1
QB_SEL0
V
CCA
NQA
QA
24
23
22
21
20
19
18
17
LOR0
LOR1
nc
V
CCO
_
LVCMOS
V
CCO
_
LVPECL
NQB
QB
V
EE
ICS843002I-41
32引脚VFQFN
采用5mm x 5mm X 0.75毫米包体
套餐
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
843002AKI-41
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1
REV 。一个2005年6月1日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
B
LOCK
D
IAGRAM
外
环
组件
19.44 MHz的
可牵引
XTAL
ICS843002-41
V
CCO_LVCMOS
CLK1
nCLK1
LOR1
0
活动
探测器
ISET
LF0
相
探测器
LF1
1
R分频器=
1, 2, 4, 8,
16或32个
DIVIDE
32
收费
泵
和LOOP
滤波器
VCXO
XTAL_OUT
19.44 MHz的
CLK0
nCLK0
LOR0
DIVIDE
32
VCXO抖动衰减PLL
活动
探测器
XTAL_IN
V
CCO_PECL
622.08兆赫
110
110
CLK_SEL
FemtoClock
PLL
x32
111
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
3
QA
NQA
QA_SEL2 ： 0
QB
NQB
3
111
R_SEL2 ： 0
3
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
QB_SEL2 ： 0
注1： 19.44MHz晶振VCXO是典型的SONET / SDH设备应用程序。
843002AKI-41
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2
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集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
描述
环路滤波器连接节点引脚。
电荷泵电流设置引脚。
核心供电引脚。
下拉
上拉/
下拉
下拉
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
CC
当左/ 2偏置电压浮动。
输入时钟选择。 LVCMOS / LVTTL接口电平。见表3A 。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3
4
5
6
7
8
9,
10
11
12,
13
14
15, 16
17, 27
18, 19
20
21
22
23
24
25
名字
LF1 ， LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
QA_SEL1,
QA_SEL0
QB_SEL2
QB_SEL1,
QB_SEL0
V
CCA
QA ， NQA
V
EE
QB ， NQB
V
CCO_LVPECL
V
CCO_LVCMOS
nc
LOR1
LOR0
nCLK1
TYPE
类似物
输入/输出
类似物
输入/输出
动力
输入
输入
输入
输入
输入
输入
输入
动力
产量
动力
产量
动力
动力
未使用
产量
产量
输入
下拉LVPECL输出分频控制QA / NQA输出。请参阅表3C 。
上拉
LVPECL输出分频控制QA / NQA输出。请参阅表3C 。
下拉LVPECL输出分频控制QB / NQB输出。请参阅表3C 。
上拉
LVPECL输出分频控制QB / NQB输出。请参阅表3C 。
模拟电源引脚。
差分时钟输出对。 LVPECL接口电平。
负电源引脚。
差分时钟输出对。 LVPECL接口电平。
输出电源引脚QA ， NQA和QB ， NQB 。
电源引脚LOR0和LOR1 。
无连接。
报警输出，为CLK1参考的损失。
LVCMOS / LVTTL接口电平。
报警输出，为CLK0参考的损失。
LVCMOS / LVTTL接口电平。
上拉/铟（Inver）婷差分时钟输入。
下拉V
CC
当左/ 2偏置电压浮动。
下拉非INVER婷差分时钟输入。
26
CLK1
输入
28,
R_SEL0,
R_SEL1,
输入
下拉输入分频器选择。 LVCMOS / LVTTL接口。请参阅表3B 。
29,
R_SEL2
30
CR振荡器，石英晶体界面。 XTAL_OUT是输出。
31,
XTAL_OUT ，
输入
XTAL_IN是输入。
32
XTAL_IN
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最小典型
4
50
50
最大
单位
pF
kΩ
kΩ
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3
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700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
T
ABLE
3A 。我
NPUT
R
指南
S
选举
F
油膏
T
ABLE
输入
CLK_SEL
0
1
输入中选择
CLK0
CLK1
T
ABLE
3B 。我
NPUT
R
指南
D
IVIDER
S
选举
F
油膏
T
ABLE
输入
R_SEL2 ： 0
000
001
01 0
011
100
101
110
111
R分频器值或状态
÷1
÷2
÷4
÷8
÷16
÷32
旁路PLL VCXO
旁路VCXO和FemtoClock PLL的
T
ABLE
3C 。
安输出
D
IVIDER
S
选举
F
油膏
T
ABLE
输入
Qx_SEL2 ： 0
000
001
01 0
011
100
101
110
111
输出分频器值或状态
输出Q和NQ高阻
÷32
÷8
÷4
÷16
÷2
÷1
在LVPECL V输出Q
OL
，输出NQ的LVPECL V
OH
843002AKI-41
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4
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电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
4.6V
-0.5V到V
CC
+ 0.5V
-0.5V到V
CCO
+ 0.5V
50mA
100mA
34.8 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
产出，V
O
（ LVCMOS ）
输出，我
O
（ LVPECL ）
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= 3.3V±5%, V
CCO_LVCMOS
, V
CCO_LVPECL
= 3.3V±5%
OR
2.5V±5%,
T
A
= -40°C
TO
85°C
符号
V
CC
V
CCA
V
CCO_LVCMOS ，
V
CCO_LVPECL
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
2.375
典型
3.3
3.3
3.3
2.5
175
10
最大
3.465
3.465
3.465
2.625
单位
V
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= 3.3V±5%, V
CCO_LVCMOS
= 3.3V±5%
OR
2.5V±5%,
T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
输入
HIGH CURRENT
CLK_SEL ， QA_SEL2 ，
QB_SEL2 ， R_SEL0 ： R_SEL2
QA_SEL0 ：1， QB_SEL0 ： 1
输入
低电流
CLK_SEL ， QA_SEL2 ，
QB_SEL2 ， R_SEL0 ： R_SEL2
QA_SEL0 ：1， QB_SEL0 ： 1
测试条件
最低
2
-0.3
典型
最大
V
CC
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
V
V
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
V
CCO_LVCMOS
= 3.3V
V
CCO_LVCMOS
= 2.5V
V
CCO_LVCMOS
= 3.3V或
-5
-150
2.6
1.8
I
IL
V
OH
V
OL
产量
高压
LOR0 ， LOR1 ;注1
产量
LOR0 ， LOR1 ;注1
低电压
2.5V
注1 ：输出端接50Ω到V
CCO_LVCMOS
/ 2 。看参数测量信息科，
“输出负载测试电路” 。
0.5
V
843002AKI-41
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5
REV 。一个2005年6月1日
700MHZ ， FEMTOCLOCK
TM
VCXO BASED
SONET / SDH抖动衰减器
ICS843002I-41
特点
两个差分LVPECL输出
可选CLKX ， nCLKx差分输入对
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL或
单端LVCMOS或LVTTL电平
最大输出频率： 700MHz的
FemtoClock VCO频率范围：为560MHz - 700MHz的
RMS相位抖动@ 155.52MHz ，使用19.44MHz晶振
（ 12kHz至20MHz ） ： 0.81ps （典型值）
全3.3V或3.3V混合核心/ 2.5V输出工作电源
-40 ° C至85°C的工作环境温度
可用两个标准（ RoHS指令5 ）和无铅（ RoHS指令6 ）
套餐
概述
该ICS843002I -41是一个构件
HiPerClocks 系列高性能时钟
HiPerClockS
来自IDT的解决方案。该ICS843002I -41是PLL
基于同步时钟发生器，它
用于SONET / SDH线路卡应用进行了优化
其中抖动衰减和频率转换是必要的。该
设备包含级联的两个内部PLL阶段
系列。第一阶段的PLL使用其进行了优化，一个VCXO
提供参考时钟抖动衰减和抖动是宽容，
并提供一个稳定的基准时钟的第二PLL的阶段
（通常19.44MHz ） 。第二个PLL阶段提供额外的
倍频（ 32倍） ，并且它保持低输出抖动由
使用低相位噪声FemtoClock VCO。 PLL倍频
比率从内部查找表使用设备的输入选择
选择引脚。该装置的性能和PLL乘法
比率被优化，以支持非FEC （非前向错误
更正） SONET / SDH应用率高达OC- 48
（SONET）或STM -16 （SDH） 。 VCXO的需要使用一个
外部的，廉价的可牵引的结晶。 VCXO的PLL使用的外部
这是用来优化锁相环无源环路滤波器组件
环路带宽和为给定的阻尼特性
线路卡应用。
ICS
该ICS843002I - 41包括两个时钟输入端口。每一个都可以
接受一个单端或差分输入。每个输入端口
还包括一个活动检测器电路，它报告的输入时钟
通过LOR0和LOR1逻辑输出引脚的活动。两
输入端口养活输入选择MUX 。 “无中断切换”是
通过适当的滤波器调谐完成。抖动传递和
漂移特性由环路滤波器调谐的影响，并
相瞬态性能是受到环路滤波器的影响
两个参考时钟之间的调谐和校准误差。
典型的ICS843002I - 41配置的SONET / SDH系统：
引脚分配
XTAL_OUT
XTAL_IN
R_SEL2
R_SEL1
R_SEL0
V
EE
nCLK1
CLK1
32 31 30 29 28 27 26 25
LF1
LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
V
CCA
QA
QA_SEL0
QA_SEL1
QB_SEL2
QB_SEL1
QB_SEL0
NQA
24
23
22
21
20
19
18
17
LOR0
LOR1
nc
V
CCO_LVCMOS
V
CCO_LVPECL
NQB
QB
V
EE
VCXO 19.44MHz晶振
环路带宽： 50赫兹 - 250Hz的
输入参考时钟频率的选择：
19.44MHz ， 38.88MHz ， 77.76MHz ， 155.52MHz ， 311.04MHz ，
622.08MHz
输出时钟频率的选择：
19.44MHz ， 77.76MHz ， 155.52MHz ， 311.04MHz ， 622.08MHz的，
高阻
ICS843002I-41
32引脚VFQFN
采用5mm x 5mm X 0.925毫米包体
套餐
顶视图
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
1
ICS843002AKI - 41 REV 。一2007年10月25日
ICS843002I-41
700MHZ ， FEMTOCLOCKS VCXO BASED SONET / SDH抖动衰减器
框图
XTAL_OUT
19.44 MHz的
ICS843002I-41
V
CCO_LVCMOS
CLK1
nCLK1
LOR1
0
活动
探测器
ISET
LF0
相
探测器
LF1
1
R分频器=
1, 2, 4, 8,
16或32个
DIVIDE
32
收费
泵
和LOOP
滤波器
XTAL_IN
外
环
组件
19.44 MHz的
可牵引
XTAL
VCXO
CLK0
nCLK0
LOR0
DIVIDE
32
VCXO抖动衰减PLL
活动
探测器
V
CCO_PECL
622.08兆赫
110
110
CLK_SEL
FemtoClock
PLL
x32
111
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
3
QA
NQA
QA_SEL2 ： 0
QB
NQB
3
111
R_SEL2 ： 0
3
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
QB_SEL2 ： 0
注：图中所示19.44MHz晶振VCXO是典型的SONET / SDH设备应用程序。
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
2
ICS843002AKI - 41 REV 。一2007年10月25日
ICS843002I-41
700MHZ ， FEMTOCLOCKS VCXO BASED SONET / SDH抖动衰减器
表1.引脚说明
数
1, 2
3
4
5
6
7
8
9,
10
11
12,
13
14
15, 16
17, 27
18, 19
20
21
22
23
24
25
26
28,
29,
30
31,
32
名字
LF1 ， LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
QA_SEL1,
QA_SEL0
QB_SEL2
QB_SEL1,
QB_SEL0
V
CCA
QA ， NQA
V
EE
QB ， NQB
V
CCO_LVPECL
V
CCO_LVCMOS
nc
LOR1
LOR0
nCLK1
CLK1
R_SEL0,
R_SEL1,
R_SEL2
XTAL_OUT ，
XTAL_IN
TYPE
类似物
输入/输出
类似物
输入/输出
动力
输入
输入
输入
输入
输入
输入
输入
动力
产量
动力
产量
动力
动力
未使用
产量
产量
输入
输入
输入
上拉
下拉
下拉
下拉
下拉
上拉
下拉
下拉
下拉
上拉
下拉
上拉
描述
环路滤波器连接节点引脚。
电荷泵电流设置引脚。
核心供电引脚。
非反相差分时钟输入。
反相差分时钟输入。 V
CC
当左/ 2偏置电压浮动。
输入时钟选择。 LVCMOS / LVTTL接口电平。见表3A 。
输出分频控制QA / NQA LVPECL输出。
LVCMOS / LVTTL接口levels.See表3C 。
输出分频控制QA / NQA LVPECL输出。
LVCMOS / LVTTL接口levels.See表3C 。
输出分频控制QB / NQB LVPECL输出。
LVCMOS / LVTTL接口levels.See表3C 。
输出分频控制QB / NQB LVPECL输出。
LVCMOS / LVTTL接口levels.See表3C 。
模拟电源引脚。
差分时钟输出对。 LVPECL接口电平。
负电源引脚。
差分时钟输出对。 LVPECL接口电平。
输出电源引脚LVPECL输出。
输出电源引脚LVCMOS / LVTTL输出。
无连接。
报警输出，为CLK1 / nCLK1参考的损失。
LVCMOS / LVTTL接口电平。
报警输出，为CLK0 / nCLK0参考的损失。
LVCMOS / LVTTL接口电平。
反相差分时钟输入。 V
CC
当左/ 2偏置电压浮动。
非反相差分时钟输入。
输入分频器选择。 LVCMOS / LVTTL接口电平。请参阅表3B 。
晶体振荡器接口。该XTAL_IN是输入。
XTAL_OUT是输出。
输入
注意：
上拉和下拉
是指内部输入电阻。参照表2 ，
引脚特性，
为典型值。
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
3
ICS843002AKI - 41 REV 。一2007年10月25日
ICS843002I-41
700MHZ ， FEMTOCLOCKS VCXO BASED SONET / SDH抖动衰减器
表2.引脚特性
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
50
50
最大
单位
pF
k
k
功能表
表3A 。输入参考选择功能表
输入
CLK_SEL
0
1
功能
输入中选择
CLK0/nCLK0
CLK1/nCLK1
表3B 。输入参考分频器选择功能表
输入
R_SEL2
0
0
0
0
1
1
1
1
R_SEL1
0
0
1
1
0
0
1
1
R_SEL0
0
1
0
1
0
1
0
1
功能
R分频器值或状态
÷1
÷2
÷4
÷8
÷16
÷32
旁路PLL VCXO
旁路和VCXO的PLL FemtoClock
表3B 。输出分频器选择功能表
输入
QX_SEL2
0
0
0
0
1
1
1
1
QX_SEL1
0
0
1
1
0
0
1
1
QX_SEL0
0
1
0
1
0
1
0
1
功能
输出分频器值或状态
输出QX / nQX （高阻）
÷32
÷8
÷4
÷16
÷2
÷1
输出QX在LVPECL V
OL ，
输出nQX在LVPECL V
OH
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
4
ICS843002AKI - 41 REV 。一2007年10月25日
ICS843002I-41
700MHZ ， FEMTOCLOCKS VCXO BASED SONET / SDH抖动衰减器
绝对最大额定值
注：如果运行条件超出了那些在上市
绝对最大额定值
可能对器件造成永久性损坏。
这些评价只强调规范。产品在这些条件或超出任何条件的功能操作
在这些上市
直流特性和交流特性
是不是暗示。暴露在绝对最大额定值条件下，
长时间可能会影响产品的可靠性。
项
电源电压，V
CC
输入，V
I
产出，V
O
（ LVCMOS ）
输出，我
O
（ LVPECL ）
连续的电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
等级
4.6V
-0.5V到V
CC
+ 0.5V
-0.5V到V
CCO_LVCMOS
+ 0.5V
50mA
100mA
37 ℃/ W（ 0 MPS ）
-65 ℃150 ℃的
DC电气特性
表4A 。直流电源的特点，
V
CC
= 3.3V±5%, V
CCO_LVCMOS ，
V
CCO_LVPECL
= 3.3V ±5％或2.5V ±5 ％以下，V
EE
= 0V,
T
A
= -40 ° C至85°C
符号
V
CC
V
CCA
V
CCO_LVCMOS ，
V
CCO_LVPECL
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
2.375
电源电流
模拟电源电流
2.5
2.625
210
15
V
mA
mA
测试条件
最低
3.135
V
CC
– 0.15
3.135
典型
3.3
3.3
3.3
最大
3.465
V
CC
3.465
单位
V
V
V
IDT / ICS
VCXO BASED SONET / SDH抖动衰减器
5
ICS843002AKI - 41 REV 。一2007年10月25日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
F
EATURES
（ 2 ）差分LVPECL输出
可选CLKX ， nCLKx差分输入对
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL或
单端LVCMOS或LVTTL电平
最大输出频率： 700MHz的
FemtoClock VCO频率范围：为560MHz - 700MHz的
RMS相位抖动@ 155.52MHz ，使用19.44MHz晶振
（ 12kHz至20MHz ） ： 0.81ps （典型值）
全3.3V或3.3V混合核心/ 2.5V输出电源电压
-40 ° C至85°C的工作环境温度
G
ENERAL
D
ESCRIPTION
该ICS843002I -41是一个构件
HiPerClocks 系列高性能时钟
HiPerClockS
从IC解决方案。该ICS843002I -41是PLL
基于同步时钟发生器，它
用于SONET / SDH线路卡应用进行了优化
其中抖动衰减和频率转换是必要的。
该装置包含了串联两个内部PLL阶段
串联。第一阶段的PLL使用该优化的VCXO
提供参考时钟抖动衰减和抖动会
宽容，并提供一个稳定的基准时钟的第二
PLL阶段（通常是19.44MHz ） 。第二个PLL阶段
提供了额外的倍频（ 32倍），并且它
通过使用低相位噪声保持低输出抖动
FemtoClock VCO 。 PLL倍频比选择
使用设备的输入选择引脚内部查找表。
该装置的性能和PLL乘法比率
优化，以支持非FEC （非前向纠错）
SONET / SDH应用率高达OC- 48 （ SONET ）
或STM -16 （SDH） 。 VCXO的要求使用一个外部的，
便宜的可牵引的结晶。 VCXO的PLL使用的外部无源
这是用来优化PLL环路滤波器元件
环路带宽和为给定的阻尼特性
线路卡应用。
ICS
P
IN
A
SSIGNMENT
XTAL_OUT
XTAL_IN
R_SEL2
R_SEL1
R_SEL0
nCLK1
CLK1
V
EE
该ICS843002I - 41包括两个时钟输入端口。每一个
可以接受的单端或差分输入。每
输入端口还包括一个活动检测器电路，其
通过LOR0和LOR1报告的逻辑输入时钟活动
输出管脚。两个输入端口供给的输入选择多路复用器。
“无中断切换”是通过适当的滤波器来实现
调优。抖动转移和漂移特性
经环路滤波器的调谐和相位瞬变的影响
性能是通过两个环路滤波器调谐的影响，并
所述两个参考时钟之间的对准误差。
典型的ICS843002I - 41配置的SONET / SDH系统：
VCXO 19.44MHz晶振
环路带宽： 50赫兹 - 250Hz的
输入参考时钟频率的选择：
19.44MHz ， 38.88MHz ， 77.76MHz ， 155.52MHz ，
311.04MHz ， 622.08MHz的
输出时钟频率的选择：
19.44MHz ， 77.76MHz ， 155.52MHz ， 311.04MHz ，
622.08MHz的，高阻
32 31 30 29 28 27 26 25
LF1
LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
QA_SEL1
QA_SEL0
QB_SEL2
QB_SEL1
QB_SEL0
V
CCA
NQA
QA
24
23
22
21
20
19
18
17
LOR0
LOR1
nc
V
CCO
_
LVCMOS
V
CCO
_
LVPECL
NQB
QB
V
EE
ICS843002I-41
32引脚VFQFN
采用5mm x 5mm X 0.75毫米包体
套餐
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
843002AKI-41
www.icst.com/products/hiperclocks.html
1
REV 。一个2005年6月1日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
B
LOCK
D
IAGRAM
外
环
组件
19.44 MHz的
可牵引
XTAL
ICS843002-41
V
CCO_LVCMOS
CLK1
nCLK1
LOR1
0
活动
探测器
ISET
LF0
相
探测器
LF1
1
R分频器=
1, 2, 4, 8,
16或32个
DIVIDE
32
收费
泵
和LOOP
滤波器
VCXO
XTAL_OUT
19.44 MHz的
CLK0
nCLK0
LOR0
DIVIDE
32
VCXO抖动衰减PLL
活动
探测器
XTAL_IN
V
CCO_PECL
622.08兆赫
110
110
CLK_SEL
FemtoClock
PLL
x32
111
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
3
QA
NQA
QA_SEL2 ： 0
QB
NQB
3
111
R_SEL2 ： 0
3
CX分频器=
1,2,4,8,16,32,
成为HiZ或禁用
QB_SEL2 ： 0
注1： 19.44MHz晶振VCXO是典型的SONET / SDH设备应用程序。
843002AKI-41
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2
REV 。一个2005年6月1日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
描述
环路滤波器连接节点引脚。
电荷泵电流设置引脚。
核心供电引脚。
下拉
上拉/
下拉
下拉
非INVER婷差分时钟输入。
INVER婷差分时钟输入。
V
CC
当左/ 2偏置电压浮动。
输入时钟选择。 LVCMOS / LVTTL接口电平。见表3A 。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2
3
4
5
6
7
8
9,
10
11
12,
13
14
15, 16
17, 27
18, 19
20
21
22
23
24
25
名字
LF1 ， LF0
ISET
V
CC
CLK0
nCLK0
CLK_SEL
QA_SEL2
QA_SEL1,
QA_SEL0
QB_SEL2
QB_SEL1,
QB_SEL0
V
CCA
QA ， NQA
V
EE
QB ， NQB
V
CCO_LVPECL
V
CCO_LVCMOS
nc
LOR1
LOR0
nCLK1
TYPE
类似物
输入/输出
类似物
输入/输出
动力
输入
输入
输入
输入
输入
输入
输入
动力
产量
动力
产量
动力
动力
未使用
产量
产量
输入
下拉LVPECL输出分频控制QA / NQA输出。请参阅表3C 。
上拉
LVPECL输出分频控制QA / NQA输出。请参阅表3C 。
下拉LVPECL输出分频控制QB / NQB输出。请参阅表3C 。
上拉
LVPECL输出分频控制QB / NQB输出。请参阅表3C 。
模拟电源引脚。
差分时钟输出对。 LVPECL接口电平。
负电源引脚。
差分时钟输出对。 LVPECL接口电平。
输出电源引脚QA ， NQA和QB ， NQB 。
电源引脚LOR0和LOR1 。
无连接。
报警输出，为CLK1参考的损失。
LVCMOS / LVTTL接口电平。
报警输出，为CLK0参考的损失。
LVCMOS / LVTTL接口电平。
上拉/铟（Inver）婷差分时钟输入。
下拉V
CC
当左/ 2偏置电压浮动。
下拉非INVER婷差分时钟输入。
26
CLK1
输入
28,
R_SEL0,
R_SEL1,
输入
下拉输入分频器选择。 LVCMOS / LVTTL接口。请参阅表3B 。
29,
R_SEL2
30
CR振荡器，石英晶体界面。 XTAL_OUT是输出。
31,
XTAL_OUT ，
输入
XTAL_IN是输入。
32
XTAL_IN
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最小典型
4
50
50
最大
单位
pF
kΩ
kΩ
843002AKI-41
www.icst.com/products/hiperclocks.html
3
REV 。一个2005年6月1日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
T
ABLE
3A 。我
NPUT
R
指南
S
选举
F
油膏
T
ABLE
输入
CLK_SEL
0
1
输入中选择
CLK0
CLK1
T
ABLE
3B 。我
NPUT
R
指南
D
IVIDER
S
选举
F
油膏
T
ABLE
输入
R_SEL2 ： 0
000
001
01 0
011
100
101
110
111
R分频器值或状态
÷1
÷2
÷4
÷8
÷16
÷32
旁路PLL VCXO
旁路VCXO和FemtoClock PLL的
T
ABLE
3C 。
安输出
D
IVIDER
S
选举
F
油膏
T
ABLE
输入
Qx_SEL2 ： 0
000
001
01 0
011
100
101
110
111
输出分频器值或状态
输出Q和NQ高阻
÷32
÷8
÷4
÷16
÷2
÷1
在LVPECL V输出Q
OL
，输出NQ的LVPECL V
OH
843002AKI-41
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4
REV 。一个2005年6月1日
初步
集成
电路
系统公司
ICS843002I-41
700MH
Z
, F
EMTO
C
锁
VCXO B
ASED
SONET / SDH的
伊特尔
A
TTENUATOR
4.6V
-0.5V到V
CC
+ 0.5V
-0.5V到V
CCO
+ 0.5V
50mA
100mA
34.8 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
CC
输入，V
I
产出，V
O
（ LVCMOS ）
输出，我
O
（ LVPECL ）
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
CC
= V
CCA
= 3.3V±5%, V
CCO_LVCMOS
, V
CCO_LVPECL
= 3.3V±5%
OR
2.5V±5%,
T
A
= -40°C
TO
85°C
符号
V
CC
V
CCA
V
CCO_LVCMOS ，
V
CCO_LVPECL
I
EE
I
CCA
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
测试条件
最低
3.135
3.135
3.135
2.375
典型
3.3
3.3
3.3
2.5
175
10
最大
3.465
3.465
3.465
2.625
单位
V
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
CC
= V
CCA
= 3.3V±5%, V
CCO_LVCMOS
= 3.3V±5%
OR
2.5V±5%,
T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
参数
输入高电压
输入低电压
输入
HIGH CURRENT
CLK_SEL ， QA_SEL2 ，
QB_SEL2 ， R_SEL0 ： R_SEL2
QA_SEL0 ：1， QB_SEL0 ： 1
输入
低电流
CLK_SEL ， QA_SEL2 ，
QB_SEL2 ， R_SEL0 ： R_SEL2
QA_SEL0 ：1， QB_SEL0 ： 1
测试条件
最低
2
-0.3
典型
最大
V
CC
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
V
V
V
CC
= V
IN
= 3.465V
V
CC
= V
IN
= 3.465V
V
CC
= 3.465V,
V
IN
= 0V
V
CC
= 3.465V,
V
IN
= 0V
V
CCO_LVCMOS
= 3.3V
V
CCO_LVCMOS
= 2.5V
V
CCO_LVCMOS
= 3.3V或
-5
-150
2.6
1.8
I
IL
V
OH
V
OL
产量
高压
LOR0 ， LOR1 ;注1
产量
LOR0 ， LOR1 ;注1
低电压
2.5V
注1 ：输出端接50Ω到V
CCO_LVCMOS
/ 2 。看参数测量信息科，
“输出负载测试电路” 。
0.5
V
843002AKI-41
www.icst.com/products/hiperclocks.html
5
REV 。一个2005年6月1日
QQ：2880707522 复制
