集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
F
EATURES
（ 2 ） LVCMOS / LVTTL输出
可选晶体振荡器接口
或LVCMOS / LVTTL TEST_CLK
输出频率范围： 15.625MHz - 350MHz的
晶振输入频率范围： 12MHz的40MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 30PS （最大值）
周期到周期抖动： 100ps的（最大）
全3.3V或3.3V混合核心/ 2.5V输出电源电压
-40 ° C至85°C的工作环境温度
无铅完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8402I是一个通用的，水晶，用于─
LVCMOS / LVTTL高频率合成器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8402I有一个可选的TEST_CLK或晶体
输入。 VCO工作在250MHz的频率范围
达到700MHz 。 VCO频率进行编程的步骤等于
到输入参考或晶体频率的值。该
VCO的输出频率可以通过使用编程
串行或并行接口的配置逻辑。低
在ICS8402I的相位噪声特性使其成为理想的
时钟源，千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
OE0
OE1
VCO_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
32 31 30 29 28 27 26 25
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
1
0
M3
M2
M1
M0
M5
M6
M7
M8
N0
N1
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
DDA
S_LOAD
S-DATA
S_CLOCK
MR
ICS8402I
21
20
19
18
17
PLL
相位检测器
MR
nc
GND
÷2
÷4
÷8
÷16
Q0
÷
M
1
Q1
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
8402AYI
www.icst.com/products/hiperclocks.html
1
V
DDO
V
DD
VCO
REV 。一2004年12月23日
GND
OE1
OE0
Q1
Q0
0
集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
把分给一个特定的默认状态下，自动将
发生在上电期间。测试输出为低电平时OP-
展业务中的并行输入模式。之间的关系
VCO的频率，晶振频率和并购分
的定义如下： FVCO =值为fXTAL ×M个
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为10
≤
M
≤
28.频率
出的定义如下： f out中= FVCO =值为fXTAL ×M个
N
N
发生串行操作时nP_LOAD为高，并
S_LOAD低。该移位寄存器是由采样装
将S-DATA比特与S_CLOCK的上升沿。 CON组
移位寄存器的内容装入对M分频器和N-
输出分频器时，从低到高的S_LOAD过渡。
在M鸿沟和N分频的输出值被锁存的
HIGH到LOW S_LOAD的过渡。如果S_LOAD被拉高，
在S-DATA的输入数据被直接传递到M分频器
和N个输出分频器上S_CLOCK的每个上升沿。该
串行模式可以被用来编程M和N位和
测试位T1和T0 。内部寄存器T0和T1阻止 -
雷测试输出的状态如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率的定义
输入频率特性，表5 ，注： 1 。
该ICS8402I具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为250MHz到700MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率是通过调整M倍基准频率
VCO控制电压。需要注意的是对于M的某些值（无论是
过高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个前缩放
的LVCMOS输出缓冲器。除法器提供了一个50％的输出
放占空比。
在ICS8402I支持的可编程特性2 IN-
把模式进行编程并购分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
图 -
URE 1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。在IN-数据
把M0通过M8和N0和N1被直接传递到
M分频器和N分频器的输出。在低到高的跃迁
该nP_LOAD输入的灰时，数据被锁存， M个
分保持加载直到下一个从高到低的跳变
nP_LOAD或直至串行事件发生。其结果是，M个
和N位可以硬连线来设置对M分频器和N输出
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
移位寄存器输出
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
M，N
nP_LOAD
t
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
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2
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电路
系统公司
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350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
输入
动力
产量
上拉
上拉
M分频器输入。数据锁存低到高的转变
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
无连接。
电源接地。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
输出使能。当逻辑高电平时，输出启用（默认） 。
当逻辑低电平时，输出处于三态。见表3D ，
OE功能表。 LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位引起的输出变为低电平。当逻辑LOW时，
内部分隔和输出被使能。 MR的阿瑟化
不会影响装M，N和T的值。
LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
上拉
晶体或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
GND
TEST
V
DD
OE1 ， OE0
V
DDO
Q1, Q0
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
DDA
XTAL_SEL
TEST_CLK
XTAL_OUT ，
XTAL_IN
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入。
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
下拉装成M分频器，并且当存在于N1的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
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3
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350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
测试条件
V
DD
, V
DDA
, V
DDO
= 3.465V
V
DD
, V
DDA
= 3.465V, V
DDO
= 2.625V
最低
典型
4
13
11
51
51
V
DDO
= 3.465V
V
DDO
= 2.625V
5
7
7
12
最大
单位
pF
pF
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
T
ABLE
3A 。 P
ARALLEL和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD
X
X
L
L
↑
↓
L
H
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
条件
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
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350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
256
M8
0
0
0
0
0
128
M7
0
0
0
0
0
64
M6
0
0
0
0
0
32
M5
0
0
0
0
0
16
M4
0
0
1
1
1
8
M3
1
1
1
1
1
4
M2
0
0
0
0
1
2
M1
1
1
1
1
0
1
M0
0
1
0
1
0
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
250
275
650
675
700
M鸿沟
10
11
26
27
28
注1 ：这M个分频值，并由此产生频率对应于CR石英晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
2
4
8
16
N分频器值
输出频率
（兆赫）
最小最大
125
62.5
31.25
15.625
350
175
87.5
43.75
T
ABLE
3D 。
安输出
E
NABLE
＆放大器;
LOCK
E
NABLE
F
油膏
T
ABLE
控制输入
OE0
0
0
1
1
OE1
0
1
0
1
Q0
高阻
高阻
启用
启用
产量
Q1
高阻
启用
高阻
启用
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Z
, C
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-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
F
EATURES
（ 2 ） LVCMOS / LVTTL输出
可选晶体振荡器接口
或LVCMOS / LVTTL TEST_CLK
输出频率范围： 15.625MHz - 350MHz的
晶振输入频率范围： 12MHz的40MHz的
VCO范围： 250MHz的700MHz的到
并行或串行接口进行编程计数器
和输出分频器
RMS周期抖动： 30PS （最大值）
周期到周期抖动： 100ps的（最大）
全3.3V或3.3V混合核心/ 2.5V输出电源电压
-40 ° C至85°C的工作环境温度
无铅完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8402I是一个通用的，水晶，用于─
LVCMOS / LVTTL高频率合成器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8402I有一个可选的TEST_CLK或晶体
输入。 VCO工作在250MHz的频率范围
达到700MHz 。 VCO频率进行编程的步骤等于
到输入参考或晶体频率的值。该
VCO的输出频率可以通过使用编程
串行或并行接口的配置逻辑。低
在ICS8402I的相位噪声特性使其成为理想的
时钟源，千兆以太网和SONET应用。
ICS
B
LOCK
D
IAGRAM
OE0
OE1
VCO_SEL
P
IN
A
SSIGNMENT
VCO_SEL
nP_LOAD
XTAL_IN
M4
32 31 30 29 28 27 26 25
XTAL_SEL
TEST_CLK
XTAL_IN
OSC
XTAL_OUT
1
0
M3
M2
M1
M0
M5
M6
M7
M8
N0
N1
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
TEST
24
23
22
XTAL_OUT
TEST_CLK
XTAL_SEL
V
DDA
S_LOAD
S-DATA
S_CLOCK
MR
ICS8402I
21
20
19
18
17
PLL
相位检测器
MR
nc
GND
÷2
÷4
÷8
÷16
Q0
÷
M
1
Q1
S_LOAD
S-DATA
S_CLOCK
nP_LOAD
M0:M8
N0:N1
CON组fi guration
接口
逻辑
TEST
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
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1
V
DDO
V
DD
VCO
REV 。一2004年12月23日
GND
OE1
OE0
Q1
Q0
0
集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
把分给一个特定的默认状态下，自动将
发生在上电期间。测试输出为低电平时OP-
展业务中的并行输入模式。之间的关系
VCO的频率，晶振频率和并购分
的定义如下： FVCO =值为fXTAL ×M个
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL才能实现锁定为一个
25MHz的基准定义为10
≤
M
≤
28.频率
出的定义如下： f out中= FVCO =值为fXTAL ×M个
N
N
发生串行操作时nP_LOAD为高，并
S_LOAD低。该移位寄存器是由采样装
将S-DATA比特与S_CLOCK的上升沿。 CON组
移位寄存器的内容装入对M分频器和N-
输出分频器时，从低到高的S_LOAD过渡。
在M鸿沟和N分频的输出值被锁存的
HIGH到LOW S_LOAD的过渡。如果S_LOAD被拉高，
在S-DATA的输入数据被直接传递到M分频器
和N个输出分频器上S_CLOCK的每个上升沿。该
串行模式可以被用来编程M和N位和
测试位T1和T0 。内部寄存器T0和T1阻止 -
雷测试输出的状态如下：
F
UNCTIONAL
D
ESCRIPTION
注：下面的功能描述描述OP-
关合作采用25MHz晶振。有效的PLL环路分频值
不同的晶体或输入频率的定义
输入频率特性，表5 ，注： 1 。
该ICS8402I具有完全集成的PLL ，因此
无需外部元件设置循环频带 -
宽度。一个基本的晶体被用作输入到导通
片内振荡器。振荡器的输出被馈送到相位
探测器。 25MHz晶体提供了25MHz的相位检测器
参考频率。 PLL的压控振荡器工作在一
范围为250MHz到700MHz的的。 M个除法器的输出是
也施加到相位检测器。
相位检测器和M个分频器迫使VCO输出
频率是通过调整M倍基准频率
VCO控制电压。需要注意的是对于M的某些值（无论是
过高或过低）时，PLL将不实现锁定。的输出
压控振荡器由分离器被发送到每个前缩放
的LVCMOS输出缓冲器。除法器提供了一个50％的输出
放占空比。
在ICS8402I支持的可编程特性2 IN-
把模式进行编程并购分频器和N分频器的输出。
两个输入的操作模式是并行和串行。
图 -
URE 1
示出了每种模式的时序图。并联
模式中， nP_LOAD输入最初为低电平。在IN-数据
把M0通过M8和N0和N1被直接传递到
M分频器和N分频器的输出。在低到高的跃迁
该nP_LOAD输入的灰时，数据被锁存， M个
分保持加载直到下一个从高到低的跳变
nP_LOAD或直至串行事件发生。其结果是，M个
和N位可以硬连线来设置对M分频器和N输出
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
移位寄存器输出
M个分频器输出
CMOS的F out
S
ERIAL
L
OADING
S_CLOCK
S-DATA
t
T1
S
T0
H
* NULL
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
t
S_LOAD
nP_LOAD
t
S
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
M，N
nP_LOAD
t
S
t
H
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
空时隙定时必须遵守。
8402AYI
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REV 。一2004年12月23日
集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
TYPE
输入
输入
输入
未使用
动力
产量
动力
输入
动力
产量
上拉
上拉
M分频器输入。数据锁存低到高的转变
下拉nP_LOAD输入。 LVCMOS / LVTTL接口电平。
下拉
决定输出分频值如表3C定义，
功能表。 LVCMOS / LVTTL接口电平。
无连接。
电源接地。
测试输出是活跃在运行的串行模式。产量
低驱动并联模式。 LVCMOS / LVTTL接口电平。
核心供电引脚。
输出使能。当逻辑高电平时，输出启用（默认） 。
当逻辑低电平时，输出处于三态。见表3D ，
OE功能表。 LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔
复位引起的输出变为低电平。当逻辑LOW时，
内部分隔和输出被使能。 MR的阿瑟化
不会影响装M，N和T的值。
LVCMOS / LVTTL接口电平。
时钟在串行数据存在于S-DATA输入到移位寄存器中
上S_CLOCK的上升沿。 LVCMOS / LVTTL接口电平。
移位寄存器的串行输入。采样的上升沿数据
S_CLOCK 。 LVCMOS / LVTTL接口电平。
数据控件从移位寄存器转换成分隔。
LVCMOS / LVTTL接口电平。
模拟电源引脚。
上拉
晶体或测试输入作为PLL的参考源之间进行选择。
选择HIGH，当XTAL输入。选择TEST_CLK低的时候。
LVCMOS / LVTTL接口电平
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4,
28, 29,
30, 31, 32
5, 6
7
8, 16
9
10
11, 12
13
14, 15
名字
M5
M6, M7, M8,
M0, M1,
M2, M3, M4
N0, N1
nc
GND
TEST
V
DD
OE1 ， OE0
V
DDO
Q1, Q0
17
MR
输入
下拉
18
19
20
21
22
23
24, 25
26
27
S_CLOCK
S-DATA
S_LOAD
V
DDA
XTAL_SEL
TEST_CLK
XTAL_OUT ，
XTAL_IN
nP_LOAD
VCO_SEL
输入
输入
输入
动力
输入
输入
输入
输入
输入
下拉
下拉
下拉
下拉测试时钟输入。 LVCMOS / LVTTL接口电平。
晶体振荡器接口。 XTAL_IN是输入。
XTAL_OUT是输出。
并行加载输入。确定当数据出现在M8 ： M0是
下拉装成M分频器，并且当存在于N1的数据： N0设置
N个输出分频器值。 LVCMOS / LVTTL接口电平。
确定合成器是否处于PLL或旁路模式。
上拉
LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
8402AYI
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3
REV 。一2004年12月23日
集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
测试条件
V
DD
, V
DDA
, V
DDO
= 3.465V
V
DD
, V
DDA
= 3.465V, V
DDO
= 2.625V
最低
典型
4
13
11
51
51
V
DDO
= 3.465V
V
DDO
= 2.625V
5
7
7
12
最大
单位
pF
pF
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
T
ABLE
3A 。 P
ARALLEL和
S
ERIAL
M
ODE
F
油膏
T
ABLE
输入
MR
H
L
L
L
L
L
L
L
nP_LOAD
X
L
↑
H
H
H
H
H
M
X
数据
数据
X
X
X
X
X
N
X
数据
数据
X
X
X
X
X
S_LOAD
X
X
L
L
↑
↓
L
H
S_CLOCK
X
X
X
↑
L
L
X
↑
S-DATA
X
X
X
数据
数据
数据
X
数据
复位。强制输出低电平。
上直接传递到M M和N个输入数据
分频器和N分频器的输出。测试输出被拉低。
数据被锁存到输入寄存器和保持加载
到明年LOW过渡，或者直到一个串口事件发生。
串行输入模式。移位寄存器装入数据
S-DATA上S_CLOCK的每个上升沿。
移位寄存器的内容被传递到
M分频器和N分频器的输出。
M分频器和N分频器的输出值被锁存。
并行或串行输入不影响移位寄存器。
S-DATA直接传递到M分频器，它的时钟频率。
条件
注：L =低
H = HIGH
X =不关心
↑
=上升沿转变
↓
=下降沿
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集成
电路
系统公司
ICS8402I
350MH
Z
, C
RYSTAL
-
TO
-LVCMOS / LVTTL
F
Characteristic低频
S
YNTHESIZER
256
M8
0
0
0
0
0
128
M7
0
0
0
0
0
64
M6
0
0
0
0
0
32
M5
0
0
0
0
0
16
M4
0
0
1
1
1
8
M3
1
1
1
1
1
4
M2
0
0
0
0
1
2
M1
1
1
1
1
0
1
M0
0
1
0
1
0
T
ABLE
3B 。 P
ROGRAMMABLE
VCO F
Characteristic低频
F
油膏
T
ABLE
VCO频率
（兆赫）
250
275
650
675
700
M鸿沟
10
11
26
27
28
注1 ：这M个分频值，并由此产生频率对应于CR石英晶体或TEST_CLK输入频率
对25MHz的。
T
ABLE
3C 。 P
ROGRAMMABLE
O
安输出
D
IVIDER
F
油膏
T
ABLE
输入
N1
0
0
1
1
N0
0
1
0
1
2
4
8
16
N分频器值
输出频率
（兆赫）
最小最大
125
62.5
31.25
15.625
350
175
87.5
43.75
T
ABLE
3D 。
安输出
E
NABLE
＆放大器;
LOCK
E
NABLE
F
油膏
T
ABLE
控制输入
OE0
0
0
1
1
OE1
0
1
0
1
Q0
高阻
高阻
启用
启用
产量
Q1
高阻
启用
高阻
启用
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