集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
18 LVCMOS / LVTTL输出
可选LVCMOS_CLK或LVPECL时钟输入
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
LVCMOS_CLK接受下列输入电平：
LVCMOS或LVTTL
最大输出频率： 250MHz的
输出偏斜： 150ps的（最大）
部分部分歪斜： 750ps （最大）
附加相位抖动， RMS ： < 0.03ps （典型值）
全3.3V和2.5V或3.3V混合内核， 2.5V输出
供应模式
0 ° C至70 ° C的环境工作温度
无铅封装
引脚与MPC940L兼容
G
ENERAL
D
ESCRIPTION
该ICS83940D是一种低歪斜， 1至18 LVPECL-
到LVCMOS / LVTTL扇出缓冲器和成员
HiPerClockS
在HiPerClockS的系列高性能
从ICS时钟解决方案。该ICS83940D有
两个可选的时钟输入。在PCLK ， nPCLK
对可以接受LVPECL ， CML ，或SSTL输入电平。该
LVCMOS_CLK能接受LVCMOS或LVTTL输入电平。
低阻抗LVCMOS / LVTTL输出设计
驱动50Ω串联或并联端接传输线。
ICS
该ICS83940D的特点是在全3.3V和2.5V或混合
3.3V内核， 2.5V输出工作电源模式。保证
输出部分，以部分偏移特性使
ICS83940D适合那些时钟分配应用程序
苛刻的良好定义的性能和可重复性。
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
GND
V
DDO
Q0
Q1
Q2
Q3
Q4
Q5
CLK_SEL
PCLK
NPCLK
LVCMOS_CLK
GND
18
Q0:Q17
1
32 31 30 29 28 27 26 25
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q17
Q16
Q15
GND
Q14
Q13
Q12
V
DDO
24
23
22
Q6
Q7
Q8
V
DD
Q9
Q10
Q11
GND
GND
LVCMOS_CLK
CLK_SEL
PCLK
NPCLK
V
DD
V
DDO
ICS83940D
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Pacakge
顶视图
83940DY
www.icst.com/products/hiperclocks.html
1
REV 。 B 2004年6月15日
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
名字
GND
动力
输入
输入
输入
输入
动力
动力
产量
TYPE
描述
电源接地。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
时钟选择输入。选择LVCMOS / LVTTL时钟
下拉输入高电平时。选择PCLK ， nPCLK输入
当低。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差动LVPECL时钟输入。
上拉/铟（Inver）婷差分LVPECL时钟输入。
下拉V
DD
/ 2时默认悬空。
核心供电引脚。
输出电源引脚。
时钟输出。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 12, 17, 25
3
4
5
6
7, 21
8, 16, 29
9, 10, 11, 13, 14,
15, 18, 19, 20, 22,
23, 24, 26, 27, 28,
30, 31, 32
LVCMOS_CLK
CLK_SEL
PCLK
NPCLK
V
DD
V
DDO
Q17, Q16, Q15, Q14, Q13,
Q12, Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4, Q3,
Q2, Q1, Q0
注意：
上拉和下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
18
测试条件
最低
典型
4
6
51
51
28
最大
单位
pF
pF
K
K
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
PCLK ， nPCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
83940DY
输出
PCLK
0
1
0
1
NPCLK
1
0
偏见;
注1
偏见;
注1
0
1
—
—
Q0:Q17
低
高
低
高
高
低
低
高
LVCMOS_CLK
—
—
—
—
—
—
0
1
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
REV 。 B 2004年6月15日
偏见;注1
偏见;注1
—
—
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
www.icst.com/products/hiperclocks.html
2
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
3.6V
-0.3V到V
DD
+ 0.3V
-0.3V到V
DDO
+ 0.3V
±20mA
-40°C至125°C
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
输入电流I
IN
贮藏温度，T
英镑
83940DY
www.icst.com/products/hiperclocks.html
3
REV 。 B 2004年6月15日
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS_CLK
LVCMOS_CLK
PCLK ， nPCLK
PCLK ， nPCLK
500
V
DD
- 1.4
最低
2.4
典型
最大
V
DD
0.8
1000
V
DD
- 0.6
±200
I
OH
= -20mA
I
OL
= 20mA下
2.4
0.5
25
单位
V
V
mV
V
A
V
V
mA
T
ABLE
4A 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= 0°
TO
70°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
V
OL
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;
注1,2
输入电流
输出高电压
输出低电压
核心供电电流
I
DD
注1 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= 0°
TO
70°
符号
f
最大
t
PLH
参数
输出频率
传播延迟
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
0.03
0.5 2.4V
f
＆ LT ;
134MHz
0.3
45
50
1.1
55
1.6
1.8
1.6
1.8
测试条件
Minimu-
m
典型
最大
250
3.0
3.0
3.3
3.2
150
150
1.4
1.2
1.7
1.4
850
750
单位
兆赫
ns
ns
ns
ns
ps
ps
ns
ns
ns
ns
ps
ps
ps
ns
%
t
PLH
传播延迟
t
SK （ O）
t
SK （PP）的
t
SK （PP）的
t
SK （PP）的
t
JIT
t
R
/ t
F
ODC
输出偏斜;
注3,5
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注4 ， 5
PCLK ， nPCLK
LVCMOS_CLK
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注7：
输出上升/下降时间
输出占空比
134MHz
≤
f
≤
250MHz
40
50
60
%
所有测量参数为200MHz ，除非另有说明。
注1 ：测量从所述差分输入交叉点的输出V.
DDO
/2.
注2 ：从V测
DD
/ 2到V
DDO
/2.
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注4 ：定义为歪斜上在相同的电源电压下操作不同的设备，相同温度下的输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：此参数定义符合JEDEC标准65 。
注6 ：定义为不同的设备输出之间的偏差，在整个温度和电压范围，并具有相同
负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注7 ：开车只有一个输入时钟。
83940DY
www.icst.com/products/hiperclocks.html
4
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集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS_CLK
LVCMOS_CLK
PCLK ， nPCLK
PCLK ， nPCLK
300
V
DD
- 1.4
最低
2.4
典型
最大
V
DD
0.8
1000
V
DD
- 0.6
±200
I
OH
= -20mA
I
OL
= 20mA下
1.8
0.5
25
单位
V
V
mV
V
A
V
V
mA
T
ABLE
4B 。 DC
极特
,
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
V
OL
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;
注1,2
输入电流
输出高电压
输出低电压
核心供电电流
I
DD
注1 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5B 。 AC - C
极特
,
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
f
最大
t
PLH
输出频率
传播延迟
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
0.03
0.5 1.8V
0.3
1.2
1.7
1.7
1.6
1.8
测试条件
最低
典型
最大
250
3.2
3.0
3.4
3.3
150
150
1.5
1.3
1.8
1.5
850
750
单位
兆赫
ns
ns
ns
ns
ps
ps
ns
ns
ns
ns
ps
ps
ps
ns
t
PLH
传播延迟
t
SK （ O）
t
SK （PP）的
t
SK （PP）的
t
SK （PP）的
t
JIT
t
R
/ t
F
输出偏斜;
注3,5
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注4 ， 5
PCLK ， nPCLK
LVCMOS_CLK
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注7：
输出上升/下降时间
ODC
输出占空比
f
＆ LT ;
134MHz
45
50
55
%
所有测量参数为200MHz ，除非另有说明。
注1 ：测量从所述差分输入交叉点的输出V.
DDO
/2.
注2 ：从V测
DD
/ 2到V
DDO
/2.
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注4 ：定义为歪斜上在相同的电源电压下操作不同的设备，相同温度下的输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：此参数定义符合JEDEC标准65 。
注6 ：定义为不同的设备输出之间的偏差，在整个温度和电压范围，并具有相同
负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注7 ：开车只有一个输入时钟。
83940DY
www.icst.com/products/hiperclocks.html
5
REV 。 B 2004年6月15日
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
18 LVCMOS / LVTTL输出
可选LVCMOS_CLK或LVPECL时钟输入
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
LVCMOS_CLK接受下列输入电平：
LVCMOS或LVTTL
最大输出频率： 250MHz的
输出偏斜： 150ps的（最大）
部分部分歪斜： 750ps （最大）
附加相位抖动， RMS ： < 0.03ps （典型值）
全3.3V和2.5V或3.3V混合内核， 2.5V输出
供应模式
0 ° C至70 ° C的环境工作温度
无铅封装
引脚与MPC940L兼容
G
ENERAL
D
ESCRIPTION
该ICS83940D是一种低歪斜， 1至18 LVPECL-
到LVCMOS / LVTTL扇出缓冲器和成员
HiPerClockS
在HiPerClockS的系列高性能
从ICS时钟解决方案。该ICS83940D有
两个可选的时钟输入。在PCLK ， nPCLK
对可以接受LVPECL ， CML ，或SSTL输入电平。该
LVCMOS_CLK能接受LVCMOS或LVTTL输入电平。
低阻抗LVCMOS / LVTTL输出设计
驱动50Ω串联或并联端接传输线。
ICS
该ICS83940D的特点是在全3.3V和2.5V或混合
3.3V内核， 2.5V输出工作电源模式。保证
输出部分，以部分偏移特性使
ICS83940D适合那些时钟分配应用程序
苛刻的良好定义的性能和可重复性。
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
GND
V
DDO
Q0
Q1
Q2
Q3
Q4
Q5
CLK_SEL
PCLK
NPCLK
LVCMOS_CLK
GND
18
Q0:Q17
1
32 31 30 29 28 27 26 25
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Q17
Q16
Q15
GND
Q14
Q13
Q12
V
DDO
24
23
22
Q6
Q7
Q8
V
DD
Q9
Q10
Q11
GND
GND
LVCMOS_CLK
CLK_SEL
PCLK
NPCLK
V
DD
V
DDO
ICS83940D
21
20
19
18
17
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Pacakge
顶视图
83940DY
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1
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集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
名字
GND
动力
输入
输入
输入
输入
动力
动力
产量
TYPE
描述
电源接地。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
时钟选择输入。选择LVCMOS / LVTTL时钟
下拉输入高电平时。选择PCLK ， nPCLK输入
当低。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差动LVPECL时钟输入。
上拉/铟（Inver）婷差分LVPECL时钟输入。
下拉V
DD
/ 2时默认悬空。
核心供电引脚。
输出电源引脚。
时钟输出。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 12, 17, 25
3
4
5
6
7, 21
8, 16, 29
9, 10, 11, 13, 14,
15, 18, 19, 20, 22,
23, 24, 26, 27, 28,
30, 31, 32
LVCMOS_CLK
CLK_SEL
PCLK
NPCLK
V
DD
V
DDO
Q17, Q16, Q15, Q14, Q13,
Q12, Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4, Q3,
Q2, Q1, Q0
注意：
上拉和下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
18
测试条件
最低
典型
4
6
51
51
28
最大
单位
pF
pF
K
K
T
ABLE
3A 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
PCLK ， nPCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
83940DY
输出
PCLK
0
1
0
1
NPCLK
1
0
偏见;
注1
偏见;
注1
0
1
—
—
Q0:Q17
低
高
低
高
高
低
低
高
LVCMOS_CLK
—
—
—
—
—
—
0
1
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
REV 。 B 2004年6月15日
偏见;注1
偏见;注1
—
—
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
www.icst.com/products/hiperclocks.html
2
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
3.6V
-0.3V到V
DD
+ 0.3V
-0.3V到V
DDO
+ 0.3V
±20mA
-40°C至125°C
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
输入电流I
IN
贮藏温度，T
英镑
83940DY
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3
REV 。 B 2004年6月15日
集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS_CLK
LVCMOS_CLK
PCLK ， nPCLK
PCLK ， nPCLK
500
V
DD
- 1.4
最低
2.4
典型
最大
V
DD
0.8
1000
V
DD
- 0.6
±200
I
OH
= -20mA
I
OL
= 20mA下
2.4
0.5
25
单位
V
V
mV
V
A
V
V
mA
T
ABLE
4A 。 DC
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= 0°
TO
70°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
V
OL
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;
注1,2
输入电流
输出高电压
输出低电压
核心供电电流
I
DD
注1 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= 0°
TO
70°
符号
f
最大
t
PLH
参数
输出频率
传播延迟
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
0.03
0.5 2.4V
f
＆ LT ;
134MHz
0.3
45
50
1.1
55
1.6
1.8
1.6
1.8
测试条件
Minimu-
m
典型
最大
250
3.0
3.0
3.3
3.2
150
150
1.4
1.2
1.7
1.4
850
750
单位
兆赫
ns
ns
ns
ns
ps
ps
ns
ns
ns
ns
ps
ps
ps
ns
%
t
PLH
传播延迟
t
SK （ O）
t
SK （PP）的
t
SK （PP）的
t
SK （PP）的
t
JIT
t
R
/ t
F
ODC
输出偏斜;
注3,5
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注4 ， 5
PCLK ， nPCLK
LVCMOS_CLK
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注7：
输出上升/下降时间
输出占空比
134MHz
≤
f
≤
250MHz
40
50
60
%
所有测量参数为200MHz ，除非另有说明。
注1 ：测量从所述差分输入交叉点的输出V.
DDO
/2.
注2 ：从V测
DD
/ 2到V
DDO
/2.
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注4 ：定义为歪斜上在相同的电源电压下操作不同的设备，相同温度下的输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：此参数定义符合JEDEC标准65 。
注6 ：定义为不同的设备输出之间的偏差，在整个温度和电压范围，并具有相同
负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注7 ：开车只有一个输入时钟。
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电路
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S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
LVCMOS_CLK
LVCMOS_CLK
PCLK ， nPCLK
PCLK ， nPCLK
300
V
DD
- 1.4
最低
2.4
典型
最大
V
DD
0.8
1000
V
DD
- 0.6
±200
I
OH
= -20mA
I
OL
= 20mA下
1.8
0.5
25
单位
V
V
mV
V
A
V
V
mA
T
ABLE
4B 。 DC
极特
,
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
V
OL
输入高电压
输入低电压
峰 - 峰值输入电压
输入共模电压;
注1,2
输入电流
输出高电压
输出低电压
核心供电电流
I
DD
注1 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5B 。 AC - C
极特
,
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
f
最大
t
PLH
输出频率
传播延迟
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
0.03
0.5 1.8V
0.3
1.2
1.7
1.7
1.6
1.8
测试条件
最低
典型
最大
250
3.2
3.0
3.4
3.3
150
150
1.5
1.3
1.8
1.5
850
750
单位
兆赫
ns
ns
ns
ns
ps
ps
ns
ns
ns
ns
ps
ps
ps
ns
t
PLH
传播延迟
t
SK （ O）
t
SK （PP）的
t
SK （PP）的
t
SK （PP）的
t
JIT
t
R
/ t
F
输出偏斜;
注3,5
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注4 ， 5
PCLK ， nPCLK
LVCMOS_CLK
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注7：
输出上升/下降时间
ODC
输出占空比
f
＆ LT ;
134MHz
45
50
55
%
所有测量参数为200MHz ，除非另有说明。
注1 ：测量从所述差分输入交叉点的输出V.
DDO
/2.
注2 ：从V测
DD
/ 2到V
DDO
/2.
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注4 ：定义为歪斜上在相同的电源电压下操作不同的设备，相同温度下的输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：此参数定义符合JEDEC标准65 。
注6 ：定义为不同的设备输出之间的偏差，在整个温度和电压范围，并具有相同
负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注7 ：开车只有一个输入时钟。
83940DY
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REV 。 B 2004年6月15日
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