初步
集成
电路
系统公司
ICS8344
L
OW
S
KEW
, 1-
TO
-24
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
F
EATURES
24 LVCMOS输出， 7Ω典型的输出阻抗
输出频率高达167MHz
275ps的输出歪斜， 600 ps的一部分，部分歪斜
任何转换差分输入信号（ PECL ， HSTL ， LVDS ）
到LVCMOS无需外部偏置网络
任何转换单端输入信号与LVCMOS
在NCLK输入电阻偏置
翻译并反转任何单端输入信号
在CLK输入，电阻偏置LVCMOS
多个差分时钟输入对冗余时钟
应用
LVCMOS控制输入
多路输出使能引脚禁用未使用的输出在
减少扇出的应用
3.3V ， 2.5V或混合3.3V，2.5V工作电源模式
48铅低调的QFP （ LQFP ） ，采用7mm x 7mm X 1.4毫米
包体， 0.5毫米封装引线间距
0 ° C至70 ° C的环境工作温度
工业温度版本，可根据要求提供
G
ENERAL
D
ESCRIPTION
该ICS8344是一款低电压，低偏移扇出
缓冲器和HiPerClockS的成员
HiPerClockS
家族高性能时钟解决方案
ICS 。该ICS8344被设计成翻译任何
差信号电平来LVCMOS水平。该
低阻抗LVCMOS输出设计用于驱动50Ω
串联或并联端接的传输线。有效
扇出可以利用的能力被提高到48
输出驱动两个串联端接线路。冗余时钟
应用程序可以利用双时钟输入。双
时钟输入，也便于板级测试。 ICS8344是
其特征在于在全3.3V ， 2.5V全混合3.3V的输入和
2.5V输出工作电源模式。
,&6
保证输出部分，以部分偏移特性
使ICS8344适合那些时钟分配的应用
系统蒸发散，要求明确的性能和可重复性。
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
Q8
Q9
VDDO
GND
Q10
Q11
Q12
Q13
VDDO
GND
Q14
Q15
CLK_SEL
CLK0
nCLK0
CLK1
nCLK1
Q16
Q17
VDDO
GND
Q18
Q19
Q20
Q21
VDDO
GND
Q22
Q23
0
1
Q0 - Q7
OE1
O8 - Q15
OE2
O16 - Q23
OE3
48 47 46 45 44 43 42 41 40 39 38 37
1
36
2
35
3
34
4
33
5
32
6
31
7
30
8
29
9
28
10
27
11
26
12
25
13 14 15 16 17 18 19 20 21 22 23 24
ICS8344
Q7
Q6
VDDO
GND
Q5
Q4
Q3
Q2
VDDO
GND
Q1
Q0
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8344
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1
OE1
OE2
OE3
CLK0
nCLK0
VDDI
GND
CLK1
nCLK1
VDDI
GND
CLK_SEL
48引脚LQFP
Y封装
顶视图
初步
集成
电路
系统公司
ICS8344
L
OW
S
KEW
, 1-
TO
-24
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 5, 6
7, 8, 11, 12
3, 9, 28,
34, 39, 45
4, 10, 14,18,
27, 33, 40, 46
13
15, 19
16
17
20
21
22
23
24
25, 26, 29, 30
31, 32, 35, 36
37, 38, 41, 42
43, 44, 47, 48
名字
Q16, Q17, Q18, Q19
Q20, Q21, Q22, Q23
VDDO
GND
CLK_SEL
VDDI
nCLK1
CLK1
nCLK0
CLK0
OE3
OE2
OE1
Q0, Q1, Q2, Q3
Q4, Q5, Q6, Q7
Q8, Q9, Q10, Q11
Q12, Q13, Q14, Q15
TYPE
产量
动力
动力
输入
动力
输入
输入
输入
输入
输入
输入
输入
产量
产量
上拉
上拉
下拉
描述
Q15 Q23直通输出。 7
典型的输出阻抗。
输出电源。连接3.3V或2.5V 。
电源接地。连接到地面。
时钟选择输入。 CLK0 ， nCLK0与CLK1之间进行选择，
nCLK1作为差分对，其控制输出。
输入电源。连接3.3V或2.5V 。
secondar 差分时钟输入对INVER婷输入。
PRIMAR 差分时钟输入对INVER婷输入。
secondar 差分时钟输入对的下拉非INVER婷输入。
PRIMAR 差分时钟输入对的下拉非INVER婷输入。
输出使能。控制启用和禁用输出
上拉
Q16通Q23 。
输出使能。控制启用和禁用输出
上拉
Q8通Q15 。
输出使能。控制启用和禁用输出
上拉
Q0通Q7 。
Q0通Q7输出。 7
典型的输出阻抗。
Q8通Q15输出。 7
典型的输出阻抗。
T
ABLE
2. P
IN
C
极特
符号
CIN
参数
输入
电容
CLK0 ， nCLK0 ，
CLK1 ， nCLK1
CLK_SEL ，
OE1 ， OE2 ， OE3
VDDI ， VDDO = 3.465V
VDDI = 3.465V ， VDDO =
2.625V
VDDI ， VDDO = 2.625V
51
51
7
测试条件
最低
典型
最大
单位
pF
pF
pF
pF
pF
K
K
CPD
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
RPULLUP
RPULLDOWN
大败
8344
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初步
集成
电路
系统公司
ICS8344
L
OW
S
KEW
, 1-
TO
-24
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
T
ABLE
3A 。
安输出
E
NABLE
F
油膏
T
ABLE
银行1
输入
OE1
0
1
产量
Q0-Q7
高阻
活跃
输入
OE2
0
1
2银行
产量
Q8-Q15
高阻
活跃
输入
OE3
0
1
3银行
产量
Q16-Q23
高阻
活跃
T
ABLE
3B 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
CLK0 ， nCLK0
选
非选定
时钟
CLK1 ， nCLK1
非选定
选
T
ABLE
3C. C
LOCK
I
NPUTS
F
油膏
T
ABLE
输入
OE1 ， OE2 ， OE3
1
1
1
1
1
CLK
0
1
0
1
偏见;注1
NCLK
1
0
偏见;注1
偏见;注1
0
输出
Q0通Q23
低
高
低
高
高
输入到输出模式
差分至单端
差分至单端
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
1
偏见;注1
1
低
单端至差分
INVER婷
注1 ：单端输入使用要求的差分输入之一偏颇。在偏置输入组的电压
对于单端输入的开关点。对于LVCMOS输入电平推荐的输入偏置网络是一个电阻
VDDI ，同等价值的接地电阻和输入地一个0.1μF的电容。由此产生的开关点
VDDI/2.
8344
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初步
集成
电路
系统公司
ICS8344
L
OW
S
KEW
, 1-
TO
-24
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
4.6V
-0.5V到VDD + 0.5V
-0.5V至VDDO + 0.5V
0 ° C至70℃
-65 ℃150 ℃的
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压
输入
输出
工作环境温度
储存温度
超出上述绝对最大额定值强调可能会造成永久性损坏设备。这些评级
只强调规范和产品在这些条件下的功能操作或超出所列任何条件
在
DC特性
or
AC特性
是不是暗示。暴露在绝对最大额定值条件下工作
期间可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
VDDI = VDDO = 3.3V ± 5 ％ ，T
A
= 0°C
TO
70°C
符号
VDDI
VDDO
IDDI
参数
输入电源电压
输出电源电压
静态电源电流
VDDI = VIH = 3.465V
VIL = 0V
测试条件
最低
3.135
2.375
典型
3.3
2.5
最大
3.465
2.625
120
单位
V
V
mA
T
ABLE
4B 。
。微分
DC
极特
,
VDDI = VDDO = 3.3V ± 5 ％ ，T
A
= 0°C
TO
70°C
符号
IIH
IIL
参数
输入高电流
输入低电平电流
nCLK0 ， nCLK1
CLK0 ， CLK1
nCLK0 ， nCLK1
CLK0 ， CLK1
-150
-5
测试条件
最低
典型
最大
5
150
单位
A
A
A
A
注：对于CLKX ， nCLKx输入电平，参见VPP和VCMR在AC特性表。
T
ABLE
4C 。 LVCMOS DC
极特
,
VDDI = VDDO = 3.3V ± 5 ％ ，T
A
= 0°C
TO
70°C
符号
VIH
VIL
IIH
IIL
VOH
VOL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
CLK_SEL ，
OE1 ， OE2 ， OE3
CLK_SEL ，
OE1 ， OE2 ， OE3
OE1 ， OE2 ， OE3
CLK_SEL
OE1 ， OE2 ， OE3
CLK_SEL
测试条件
VDDI = 3.465V
VDDI = 3.135V
VDDI = VIN = 3.465V
VDDI = VIN = 3.465V
VDDI = 3.465 ， VIN = 0V
VDDI = 3.465 ， VIN = 0
VDDI = VDDO = 3.135V
IOH = -36mA
VDDI = VDDO = 3.135V
IOL = 36毫安
-150
-5
2.6
0.6
最低
2
-0.3
典型
最大
3.8
0.8
5
150
单位
V
V
A
A
A
A
V
V
8344
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4
REV 。 B 2001年2月2日
初步
集成
电路
系统公司
ICS8344
L
OW
S
KEW
, 1-
TO
-24
D
。微分
-
TO
-LVCMOS F
ANOUT
B
UFFER
测试条件
最低
典型
最大单位
167
F = 167MHz
F = 167MHz
0MHz
≤
f
≤
167MHz
0MHz
≤
f
≤
167MHz
上测量的上升沿
VDDO/2
上测量的上升沿
VDDO/2
上测量的上升沿
VDDO/2
30 ％至70％
30 ％至70％
0MHz
≤
f
≤
167MHz
F = 167MHz
200
200
tCYCLE/2-
- 0.65
2.35
tCYCLE/2
2.5
0.3
0.9
2.6
2.4
1.3
2
4.3
4.3
150
275
600
1000
1000
tCYCLE/2
+ 0.65
3.65
5
4
兆赫
V
V
ns
ns
ps
ps
ps
ps
ps
ns
ns
ns
ns
T
ABLE
5A 。 AC ê
LECTRICAL
C
极特
,
VDDI = VDDO = 3.3V ± 5 ％ ，T
A
= 0°C
TO
70°C
符号参数
FMAX
VPP
VCMR
TPLH
的TPH1
TSK （ B）
TSK （ O）
TSK （ PP）
tR
tF
TPW
TEN
TDI发动机
最大输入频率
峰 - 峰值输入电压
共模输入电压
传输延迟低到高
传输延时，高至低
银行倾斜;注2：
输出偏斜;注3
帕吨至帕吨倾斜;注4
输出上升时间;注5：
输出下降时间;注5：
输出脉冲宽度
输出使能时间;注5：
输出禁止时间;注5：
F = 66.7MHz
F = 66.7MHz
注1 ：在167MHz和VPPmin测量，除非另有说明，所有参数。
所有输出端接50
到VDDO / 2 。
注2 ：在相同的电压，并以同样的负载条件定义为扭曲的产出银行内。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
注4 ：定义为歪斜在不同设备上的不同的输出，在相同的电源电压下工作
以同样的负载条件。
注5 ：这些参数由特性保证。在生产中测试。
8344
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5
REV 。 B 2001年2月2日
QQ：2881677436 复制
