集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
16个LVCMOS / LVTTL输出
1 LVCMOS / LVTTL时钟输入
最大输出频率： 200MHz的
所有输入可承受5V
输出偏斜： 250PS （最大值）
部件到部件歪斜： 800PS （最大值）
附加相位抖动， RMS ： 0.09ps （典型值）
3.3V工作电源
0 ° C至70 ° C的环境工作温度
提供无铅封装
可根据要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS83115是一种低歪斜， 1至16的LVCMOS /
LVTTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS83115单端
时钟输入接受LVCMOS或LVTTL输入列弗
ELS 。该ICS83115工作在在整个3.3V供电模式
商业级温度范围。保证出力和部分用于─
部分偏移特性使ICS83115适合那些
时钟分配的应用要求明确perfor-
曼斯和可重复性。
ICS
B
LOCK
D
IAGRAM
OE2
V
DD
P
IN
A
SSIGNMENT
4
OE1
Q0
Q1
Q2
V
DD
V
DD
Q3
Q4
GND
GND
Q5
Q6
Q7
IN
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
OE2
Q15
Q14
Q13
V
DD
V
DD
Q12
Q11
GND
GND
Q10
Q9
Q8
OE0
IN
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q15
Q14
Q13
Q12
Q11
Q10
Q9
Q8
OE2
OE1
ICS83115
28引脚SSOP ， 150mil
9.9毫米X 3.9毫米X 1.7毫米体封装
了R封装
（ TOP VIEW ）
4
OE1
GND
OE0
83115BR
www.icst.com/products/hiperclocks.html
1
REV 。一个2004年9月21日
OE0
OE2
集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
输入
上拉
描述
输出使能。当低，强制输出Q2通Q7为HiZ状态。
5V容限。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4, 7,
8, 11, 12, 13,
16, 17, 18,
21, 22, 25,
26, 27
5, 6, 23, 24
9, 10, 19, 20
14
名字
OE1
Q0, Q1, Q2, Q3,
Q4, Q5, Q6, Q7,
Q8, Q9, Q10,
Q11, Q12, Q13,
Q14, Q15
V
DD
GND
IN
产量
LVCMOS / LVTTL时钟输出。 7
典型的输出阻抗。
动力
动力
输入
核心供电引脚。
电源接地。
下拉LVCMOS / LVTTL时钟输入/ 5V容限。
输出使能。当低，强制输出Q8通Q13到
15
OE0
输入
上拉
HiZ时。 5V容限。 LVCMOS / LVTTL接口电平。
输出使能。当低，强制输出Q0 ， Q1 ， Q15和Q14到
28
OE2
输入
上拉
HiZ时。 5V容限。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
V
DD
= 3.3V
5
测试条件
最低
典型
4
V
DD
= 3.465V
11
51
51
7
12
最大
单位
pF
pF
K
K
T
ABLE
3. F
油膏
T
ABLE
输入
OE 0
0
0
0
0
1
1
1
1
OE1
0
0
1
1
0
0
1
1
OE2
0
1
0
1
0
1
0
1
Q0, Q1, Q14, Q15
（控制OE2 ）
成为HiZ
活跃
成为HiZ
活跃
成为HiZ
活跃
成为HiZ
活跃
输出
Q2:Q7
（控制OE1 ）
成为HiZ
成为HiZ
活跃
活跃
成为HiZ
成为HiZ
活跃
活跃
Q8:Q13
（控制OE0 ）
成为HiZ
成为HiZ
成为HiZ
成为HiZ
活跃
活跃
活跃
活跃
注： OE0 ： OE2能够承受5V电压。
83115BR
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2
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集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
49 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号
V
DD
I
DD
参数
电源电压
电源电流
测试条件
最低
3.135
典型
3.3
最大
3.465
50
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号参数
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OZL
I
OZH
输入高电压
输入低电压
输入高电流
输入低电平电流
OE0 ： OE2
IN
OE0 ： OE2
IN
OE0 ： OE2
IN
OE0 ： OE2
IN
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-150
-5
2.6
0.5
5
5
测试条件
最低
2
2
-0.3
-0.3
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
5
150
单位
V
V
V
V
A
A
A
A
V
V
A
A
输出高电压;注1
输出低电压;注1
输出成为HiZ电流低
输出成为HiZ电流高
注1 ：输出端接50
到V
DD
/ 2 。参见参数测量信息， 3.3V输出负载测试电路。
83115BR
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3
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集成
电路
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ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
≤ 200MHz的
积分范围：
12kHz的 - 20MHz的
测量上升沿@V
DD
/2
测量上升沿@V
DD
/2
20 ％至80％
65 0
45
最低
1.7
典型
2.4
0.09
150
250
800
1150
55
20
20
最大
200
3.1
单位
兆赫
ns
ps
ps
ps
ps
%
ns
ns
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号参数
f
最大
t
PLH
输出频率
传播延迟;注1
缓冲添加剂相位抖动， RMS ;
请参考附加相位抖动
部分
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升/下降时间
输出占空比
输出使能时间
输出禁止时间
t
JIT （ φ ）
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
EN
t
DIS
在f测量所有参数
最大
除非另有说明。
注1 ：从V测
DD
输入到V / 2的
DD
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DD
/2.
注3 ：定义为偏移在不同的设备输出端在相同的电源电压工作之间并与负载相等
条件。使用同一类型的每个设备上的输入，输出在V测量
DD
/2.
注4 ：该参数定义符合JEDEC标准65 。
83115BR
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4
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集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从基波偏移
心理相比基波的功率被称为
dBc的相位噪声。
此值通常表示用
相位噪声图，是最常在许多特定的情节
应用程序。相位噪声定义为噪声的比值
目前电源在1Hz的乐队在距离乐趣指定的偏移量
damental频率为基波的功率值。这
比表示以分贝（ dBm的）或功率在一个比
0
-10
-20
-30
-40
-50
-60
在1Hz的频带中的根本动力。当重
指定quired偏移，相位噪声被称为
dBc的
值，
这仅仅意味着在dBm的从基波指定的偏移量
精神。通过在频域调查抖动，我们得到了一个
所需要的应用上更好地理解它的作用
信号的整个时间记录。这在数学上是可能的
来计算给定的相位噪声图的预期的误码率。
添加剂相位抖动， RMS
@ 155.52MHz （ 12kHz至20MHz ）
= 0.09ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
有问题。主要问题涉及到的局限性
设备。常的设备的本底噪声是高于
该装置的本底噪声。这上面的说明。 DE-的
副满足所显示的本底噪声，但实际上可以
低。相位噪声取决于输入信号源和
测量设备。
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集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
16个LVCMOS / LVTTL输出
1 LVCMOS / LVTTL时钟输入
最大输出频率： 200MHz的
所有输入可承受5V
输出偏斜： 250PS （最大值）
部件到部件歪斜： 800PS （最大值）
附加相位抖动， RMS ： 0.09ps （典型值）
3.3V工作电源
0 ° C至70 ° C的环境工作温度
提供无铅封装
可根据要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS83115是一种低歪斜， 1至16的LVCMOS /
LVTTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS83115单端
时钟输入接受LVCMOS或LVTTL输入列弗
ELS 。该ICS83115工作在在整个3.3V供电模式
商业级温度范围。保证出力和部分用于─
部分偏移特性使ICS83115适合那些
时钟分配的应用要求明确perfor-
曼斯和可重复性。
ICS
B
LOCK
D
IAGRAM
OE2
V
DD
P
IN
A
SSIGNMENT
4
OE1
Q0
Q1
Q2
V
DD
V
DD
Q3
Q4
GND
GND
Q5
Q6
Q7
IN
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
OE2
Q15
Q14
Q13
V
DD
V
DD
Q12
Q11
GND
GND
Q10
Q9
Q8
OE0
IN
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q15
Q14
Q13
Q12
Q11
Q10
Q9
Q8
OE2
OE1
ICS83115
28引脚SSOP ， 150mil
9.9毫米X 3.9毫米X 1.7毫米体封装
了R封装
（ TOP VIEW ）
4
OE1
GND
OE0
83115BR
www.icst.com/products/hiperclocks.html
1
REV 。一个2004年9月21日
OE0
OE2
集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
输入
上拉
描述
输出使能。当低，强制输出Q2通Q7为HiZ状态。
5V容限。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2, 3, 4, 7,
8, 11, 12, 13,
16, 17, 18,
21, 22, 25,
26, 27
5, 6, 23, 24
9, 10, 19, 20
14
名字
OE1
Q0, Q1, Q2, Q3,
Q4, Q5, Q6, Q7,
Q8, Q9, Q10,
Q11, Q12, Q13,
Q14, Q15
V
DD
GND
IN
产量
LVCMOS / LVTTL时钟输出。 7
典型的输出阻抗。
动力
动力
输入
核心供电引脚。
电源接地。
下拉LVCMOS / LVTTL时钟输入/ 5V容限。
输出使能。当低，强制输出Q8通Q13到
15
OE0
输入
上拉
HiZ时。 5V容限。 LVCMOS / LVTTL接口电平。
输出使能。当低，强制输出Q0 ， Q1 ， Q15和Q14到
28
OE2
输入
上拉
HiZ时。 5V容限。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
V
DD
= 3.3V
5
测试条件
最低
典型
4
V
DD
= 3.465V
11
51
51
7
12
最大
单位
pF
pF
K
K
T
ABLE
3. F
油膏
T
ABLE
输入
OE 0
0
0
0
0
1
1
1
1
OE1
0
0
1
1
0
0
1
1
OE2
0
1
0
1
0
1
0
1
Q0, Q1, Q14, Q15
（控制OE2 ）
成为HiZ
活跃
成为HiZ
活跃
成为HiZ
活跃
成为HiZ
活跃
输出
Q2:Q7
（控制OE1 ）
成为HiZ
成为HiZ
活跃
活跃
成为HiZ
成为HiZ
活跃
活跃
Q8:Q13
（控制OE0 ）
成为HiZ
成为HiZ
成为HiZ
成为HiZ
活跃
活跃
活跃
活跃
注： OE0 ： OE2能够承受5V电压。
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2
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集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DD
+ 0.5V
49 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号
V
DD
I
DD
参数
电源电压
电源电流
测试条件
最低
3.135
典型
3.3
最大
3.465
50
单位
V
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号参数
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
I
OZL
I
OZH
输入高电压
输入低电压
输入高电流
输入低电平电流
OE0 ： OE2
IN
OE0 ： OE2
IN
OE0 ： OE2
IN
OE0 ： OE2
IN
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-150
-5
2.6
0.5
5
5
测试条件
最低
2
2
-0.3
-0.3
典型
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
5
150
单位
V
V
V
V
A
A
A
A
V
V
A
A
输出高电压;注1
输出低电压;注1
输出成为HiZ电流低
输出成为HiZ电流高
注1 ：输出端接50
到V
DD
/ 2 。参见参数测量信息， 3.3V输出负载测试电路。
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集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
≤ 200MHz的
积分范围：
12kHz的 - 20MHz的
测量上升沿@V
DD
/2
测量上升沿@V
DD
/2
20 ％至80％
65 0
45
最低
1.7
典型
2.4
0.09
150
250
800
1150
55
20
20
最大
200
3.1
单位
兆赫
ns
ps
ps
ps
ps
%
ns
ns
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V ±5％ ，T
A
= 0°
TO
70°C
符号参数
f
最大
t
PLH
输出频率
传播延迟;注1
缓冲添加剂相位抖动， RMS ;
请参考附加相位抖动
部分
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
输出上升/下降时间
输出占空比
输出使能时间
输出禁止时间
t
JIT （ φ ）
t
SK （ O）
t
SK （PP）的
t
R
/ t
F
ODC
t
EN
t
DIS
在f测量所有参数
最大
除非另有说明。
注1 ：从V测
DD
输入到V / 2的
DD
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DD
/2.
注3 ：定义为偏移在不同的设备输出端在相同的电源电压工作之间并与负载相等
条件。使用同一类型的每个设备上的输入，输出在V测量
DD
/2.
注4 ：该参数定义符合JEDEC标准65 。
83115BR
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4
REV 。一个2004年9月21日
集成
电路
系统公司
ICS83115
L
OW
S
KEW
, 1-
TO
-16
LVCMOS / LVTTL F
ANOUT
B
UFFER
A
DDITIVE
P
HASE
J
伊特尔
在一个特定的频带内的频谱纯度从基波偏移
心理相比基波的功率被称为
dBc的相位噪声。
此值通常表示用
相位噪声图，是最常在许多特定的情节
应用程序。相位噪声定义为噪声的比值
目前电源在1Hz的乐队在距离乐趣指定的偏移量
damental频率为基波的功率值。这
比表示以分贝（ dBm的）或功率在一个比
0
-10
-20
-30
-40
-50
-60
在1Hz的频带中的根本动力。当重
指定quired偏移，相位噪声被称为
dBc的
值，
这仅仅意味着在dBm的从基波指定的偏移量
精神。通过在频域调查抖动，我们得到了一个
所需要的应用上更好地理解它的作用
信号的整个时间记录。这在数学上是可能的
来计算给定的相位噪声图的预期的误码率。
添加剂相位抖动， RMS
@ 155.52MHz （ 12kHz至20MHz ）
= 0.09ps典型
SSB P
HASE
N
OISE
dBc的/ H
Z
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
O
FFSET
F
只读存储器
C
ARRIER
F
Characteristic低频
(H
Z
)
与大多数时序规范，相位噪声测量
有问题。主要问题涉及到的局限性
设备。常的设备的本底噪声是高于
该装置的本底噪声。这上面的说明。 DE-的
副满足所显示的本底噪声，但实际上可以
低。相位噪声取决于输入信号源和
测量设备。
83115BR
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REV 。一个2004年9月21日
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