ICS527-04
时钟切片机用户可配置PECL输入零延迟缓冲器
描述
该ICS527-04时钟切片机是最灵活的方式
从零输入时钟产生输出时钟
歪斜。用户可以轻松地将设备配置为
产生几乎任何输出时钟相乘或
从输入时钟分割。该器件支持
非整数乘法和除法。运用
锁相环（PLL）的方法，该装置
接受一个输入时钟高达200 MHz ，并产生一个
输出时钟高达160兆赫。
该ICS527-04对齐的PECLIN上升沿与
FBPECL在由基准确定的比率和
反馈分频器。
对于其他PECL输出时钟，看ICS507-01 ，
ICS525-03或MK3707 。对于在PECL和CMOS
出来，看到ICS527-02 。对于在CMOS和PECL出
零延迟，使用ICS527-03 。
特点
封装为28引脚SSOP （ 150 mil主体）
同步时钟分数上升沿
到PECL了CMOS
PECL到PECL出
引脚可选分频器
零输入到输出偏斜
用户决定了输出频率 - 无需软件
需要
片频率或周期
1.5 MHz的输入时钟频率 - 200 MHz的
输出时钟频率高达160 MHz的
非常低的抖动
45/55占空比
3.3 V工作电压
先进的低功耗CMOS工艺
框图
R6:R0
7
PECLIN
PECLIN
DIVIDE
2
1
0
参考
分频器
相比较，
电荷泵，
环路滤波器
DIVIDE
2
1
0
反馈
分频器
2
VCO
产量
分频器
2
VDD
水库
560欧姆
VDD
VDD
68欧姆
PECLO
180欧姆
VDD
68欧姆
PECLO
180欧姆
7
F6:F0
GND
2
S1:S0
FBPECL
FBPECL
Irange
MDS 527-04
集成电路系统公司
●
1
525马街，圣何塞，加利福尼亚95126
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电话：（ 408 ） 297-1201
●
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时钟切片机用户可配置PECL输入零延迟缓冲器
引脚分配
R5
R6
IR一个N G - é
S0
S1
VDD
FBPECL
FBPECL
GND
P·E C L IN
P·E C L IN
F0
F1
F2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
R4
R3
R2
R1
R0
VDD
PECLO
PECLO
GND
水库
F6
F5
F4
F3
输出频率和输出
除法表
S1
5脚
0
0
1
1
S0
引脚4
0
1
0
1
输出频率（ MHz）的
PECLO输出对
10 - 80
5 - 40
2.5 - 20
20 -160
IRANGE设置表
Irange
0
1
准则
如果（ FBPECL < 80兆赫）和（ PECLIN < 80 MHz）的
如果（ FBPECL > 80 MHz）或（ PECLIN > 80 MHz）的
28引脚（ 150 mil）的SSOP
引脚说明
针
数
1-2
24 - 28
3
4-5
6, 23
7
8
9, 20
10
11
12 - 18
19
21
22
针
名字
R5, R6,
R0-R4
Irange
S0, S1
VDD
FBPECL
FBPECL
GND
PECLIN
PECLIN
F0-F6
水库
PECLO
PECLO
针
TYPE
输入
输入
输入
动力
输入
输入
动力
输入
输入
输入
BIAS
产量
产量
引脚说明
参考分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉。
设置为输入时钟适当的频率范围。请参见上表。
选择引脚的输出频率范围。请参见上表。内部上拉。
连接至+3.3 V.
PECL反馈输入到PLL 。
PECL反馈输入到PLL 。
连接到接地
PECL输入时钟。
互补PECL输入时钟。
反馈分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉
电阻连接到VDD设定的PECL输出水平。
互补PECL输出。
PECL输出。与PECLIN上升沿对齐直接连接到时
FBPECL 。
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ICS527-04
时钟切片机用户可配置PECL输入零延迟缓冲器
外部元件
去耦电容
该ICS527-04需要两个0.01μF去耦
电容器被连接在VDD和GND之间，
一个在芯片的每一侧。它们必须连接
靠近器件，以减少引线电感。该
输出电平可以被调节为不同的输出和
负载阻抗。请参考应用笔记MAN09的
在RES和电阻网络的更多信息
值作为输出时钟。
确定ICS527-04分频器设置
用户可以完全控制在设定所需的输出
在第2页的上表中所示的范围内的时钟
用户应连接分选输入引脚
直接接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）印制电路中的
电路板布局，使自动ICS527-04
生产时，所有组件都是正确的时钟
焊接。另外，也可以以将输入端连接到
并行I / O端口，以便切换频率。该
配置输入： IRANGE ， S1 ， S0 ， R 6 ... 0 ， F6 ... 0
与CMOS或TTL电平兼容。
该ICS527-04的输出可以通过确定
下面这个简单的公式：
-
FB频率
=输入频率
×
-----------------------
FDW + 2
RDW + 2
PECL终端网络
该PECLO到FBPECL和PECLO到FBPECL
连接应的正下方进行
设备，除非反馈正在通过其他路由
设备。电阻分压器网络应放在
尽可能接近的输出成为可能。
典型50
终止示于框图
第1页对于其他终端方案，请参阅
MAN09.pdf.
其中：
参考分频器字（ RDW ） = 0 127
反馈分频器字（ FDW ） = 0 127
FB的频率是相同的输出
频率
此外，以下的操作范围应当
观察：
输入频率
-
300kHz
＆ LT ;
------------------------------------------
RDW + 2
省去了通过延迟缓冲器或
其他组件
更复杂的反馈方案，可以使用
例如将低歪斜，多输出缓冲器
在反馈路径中。这样的一个例子将在后面给出
数据表。的根本属性
ICS527-04是它对准的CLKIN和上升沿
FBPECL在由基准确定的比率和
反馈分频器。这意味着，在任何延迟
反馈路径将导致PECL输出边缘引导
由延迟量PECLIN 。这样，通过采取PECL
从另一设备输出作为输入到FBPECL ，所述
通过其它设备的延迟可以被消除。
S1和S0应取决于被选择
输出频率。 2页的表格给出了
范围。
分频器表示为整数。例如，如果
上CLK1 50MHz的输出由一个40MHz的所需
输入时，参考分频器字（ RDW ）应为2
和反馈分频器字（ FDW ）应该是3
这使所需的5/4相乘。如果有多个
是隔断的可供选择，那么最低
号码应该被使用。在本实施例中，输出
隔膜（OD值）应该被选择为2。然后R 6 ： R 0是
0000010 ， F6 ： F0是0000011和S1 ： S0为00 。
如果您需要帮助确定最佳分
设置，请发送电子邮件至ics-mk@icst.com
与所需的输入时钟和期望的输出
频率。
设置时钟切片机
使用IRANGE选择输入频率范围。如果
无论是PECLIN或FBPECL对频率
大于（或等于） 80兆赫，连接IRANGE到
VDD ，或者让它浮动。如果两个频率小于80
兆赫，连接IRANGE接地。
从表中选择S1和SO 2页上
根据不同的输出频率。
最后，除法器的设置应选择。
以下是除法应如何描述
设置的。
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时钟切片机用户可配置PECL输入零延迟缓冲器
典型的例子
下面的连接图显示了实施例与上一节的执行。
这将同步生成50 MHz的时钟与40 MHz的输入。布局图下会
产生对实施例的底部中所示的波形。
VDD
R5
R6
Irange
S0
0.01 F
R4
R3
R2
R1
R0
VDD
PECL
PECL
GND
水库
F6
F5
F4
F3
560
180
0.01 F
S1
VDD
FBPECL
FBPECL
GND
VDD
50兆赫
40 MHZ
40 MHZ
PECLIN
PECLIN
F0
F1
F2
PECL输出电阻网络（ 50欧姆）不
示出，但相同的PECL
40 MHZ
（如图PECLIN ）
50 MHz的PECL
50 MHz的PECL
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时钟切片机用户可配置PECL输入零延迟缓冲器
多路输出示例
在这个例子中， 125兆赫的输入时钟被使用。 50 MHz的PECL四低偏移副本需要
对齐到125 MHz的输入时钟。下面的解决方案采用了ICS554-01A ，这是一个1到4的PECL
低引脚缓冲针脚歪斜。
VDD
R5
R6
Irange
S0
0.01 F
R4
R3
R2
R1
R0
VDD
ICS527-04
0.01 F
RN
OE
NC
VDD
VDD
S1
VDD
FBPECL
Q0
ICS554-01A
Q3
RN
PECLO
PECLO
GND
水库
F6
F5
F4
F3
RN
RN
RN
0.01 F
RN
Q0
Q3
RN
0.01 F
50兆赫
FBPECL
GND
Q1
Q2
RN
125兆赫
125兆赫
PECLIN
PECLIN
F0
F1
F2
560
RN
Q1
Q2
RN
GND
IN
GND
IN
上面的布局设计产生如下所示的波形。
125兆赫， PECLIN
50兆赫， PECLO
（互补输出中未示出）
使用等式来选择分频器给出：
50兆赫= 125兆赫*
（ FDW + 2 ）
（ RDW + 2 ）
如果FDW = 0，则RDW = 3，这使得所需的除以5的功能。设置引脚IRANGE = 1 （留
它悬空并使用内部上拉）允许像125 MHz的速度更快的输入时钟。该
FBPECL对销被连接到ICS554的Q1输出（任意选择） 。这会将所有的
该ICS554与125 MHz的输入，因为ICS527-04对齐的PECLIN和上升沿输出
FBPECL引脚。
在这个例子中，需要对每个PECLO输出电阻器网络是由RN框表示。
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时钟切片机用户可配置PECL输入零延迟缓冲器
描述
该ICS527-04时钟切片机是最灵活的方式
从零输入时钟产生输出时钟
歪斜。用户可以轻松地将设备配置为
产生几乎任何输出时钟相乘或
从输入时钟分割。该器件支持
非整数乘法和除法。运用
锁相环（PLL）的方法，该装置
接受一个输入时钟高达200 MHz ，并产生一个
输出时钟高达160兆赫。
该ICS527-04对齐的PECLIN上升沿与
FBPECL在由基准确定的比率和
反馈分频器。
对于其他PECL输出时钟，看ICS507-01 ，
ICS525-03或MK3707 。对于在PECL和CMOS
出来，看到ICS527-02 。对于在CMOS和PECL出
零延迟，使用ICS527-03 。
特点
封装为28引脚SSOP （ 150 mil主体）
同步时钟分数上升沿
到PECL了CMOS
PECL到PECL出
引脚可选分频器
零输入到输出偏斜
用户决定了输出频率 - 无需软件
需要
片频率或周期
1.5 MHz的输入时钟频率 - 200 MHz的
输出时钟频率高达160 MHz的
非常低的抖动
45/55占空比
3.3 V工作电压
先进的低功耗CMOS工艺
框图
R6:R0
7
PECLIN
PECLIN
DIVIDE
2
1
0
参考
分频器
相比较，
电荷泵，
环路滤波器
DIVIDE
2
1
0
反馈
分频器
2
VCO
产量
分频器
2
VDD
水库
560欧姆
VDD
VDD
68欧姆
PECLO
180欧姆
VDD
68欧姆
PECLO
180欧姆
7
F6:F0
GND
2
S1:S0
FBPECL
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引脚分配
R5
R6
IR一个N G - é
S0
S1
VDD
FBPECL
FBPECL
GND
P·E C L IN
P·E C L IN
F0
F1
F2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
R4
R3
R2
R1
R0
VDD
PECLO
PECLO
GND
水库
F6
F5
F4
F3
输出频率和输出
除法表
S1
5脚
0
0
1
1
S0
引脚4
0
1
0
1
输出频率（ MHz）的
PECLO输出对
10 - 80
5 - 40
2.5 - 20
20 -160
IRANGE设置表
Irange
0
1
准则
如果（ FBPECL < 80兆赫）和（ PECLIN < 80 MHz）的
如果（ FBPECL > 80 MHz）或（ PECLIN > 80 MHz）的
28引脚（ 150 mil）的SSOP
引脚说明
针
数
1-2
24 - 28
3
4-5
6, 23
7
8
9, 20
10
11
12 - 18
19
21
22
针
名字
R5, R6,
R0-R4
Irange
S0, S1
VDD
FBPECL
FBPECL
GND
PECLIN
PECLIN
F0-F6
水库
PECLO
PECLO
针
TYPE
输入
输入
输入
动力
输入
输入
动力
输入
输入
输入
BIAS
产量
产量
引脚说明
参考分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉。
设置为输入时钟适当的频率范围。请参见上表。
选择引脚的输出频率范围。请参见上表。内部上拉。
连接至+3.3 V.
PECL反馈输入到PLL 。
PECL反馈输入到PLL 。
连接到接地
PECL输入时钟。
互补PECL输入时钟。
反馈分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉
电阻连接到VDD设定的PECL输出水平。
互补PECL输出。
PECL输出。与PECLIN上升沿对齐直接连接到时
FBPECL 。
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外部元件
去耦电容
该ICS527-04需要两个0.01μF去耦
电容器被连接在VDD和GND之间，
一个在芯片的每一侧。它们必须连接
靠近器件，以减少引线电感。该
输出电平可以被调节为不同的输出和
负载阻抗。请参考应用笔记MAN09的
在RES和电阻网络的更多信息
值作为输出时钟。
确定ICS527-04分频器设置
用户可以完全控制在设定所需的输出
在第2页的上表中所示的范围内的时钟
用户应连接分选输入引脚
直接接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）印制电路中的
电路板布局，使自动ICS527-04
生产时，所有组件都是正确的时钟
焊接。另外，也可以以将输入端连接到
并行I / O端口，以便切换频率。该
配置输入： IRANGE ， S1 ， S0 ， R 6 ... 0 ， F6 ... 0
与CMOS或TTL电平兼容。
该ICS527-04的输出可以通过确定
下面这个简单的公式：
-
FB频率
=输入频率
×
-----------------------
FDW + 2
RDW + 2
PECL终端网络
该PECLO到FBPECL和PECLO到FBPECL
连接应的正下方进行
设备，除非反馈正在通过其他路由
设备。电阻分压器网络应放在
尽可能接近的输出成为可能。
典型50
终止示于框图
第1页对于其他终端方案，请参阅
MAN09.pdf.
其中：
参考分频器字（ RDW ） = 0 127
反馈分频器字（ FDW ） = 0 127
FB的频率是相同的输出
频率
此外，以下的操作范围应当
观察：
输入频率
-
300kHz
＆ LT ;
------------------------------------------
RDW + 2
省去了通过延迟缓冲器或
其他组件
更复杂的反馈方案，可以使用
例如将低歪斜，多输出缓冲器
在反馈路径中。这样的一个例子将在后面给出
数据表。的根本属性
ICS527-04是它对准的CLKIN和上升沿
FBPECL在由基准确定的比率和
反馈分频器。这意味着，在任何延迟
反馈路径将导致PECL输出边缘引导
由延迟量PECLIN 。这样，通过采取PECL
从另一设备输出作为输入到FBPECL ，所述
通过其它设备的延迟可以被消除。
S1和S0应取决于被选择
输出频率。 2页的表格给出了
范围。
分频器表示为整数。例如，如果
上CLK1 50MHz的输出由一个40MHz的所需
输入时，参考分频器字（ RDW ）应为2
和反馈分频器字（ FDW ）应该是3
这使所需的5/4相乘。如果有多个
是隔断的可供选择，那么最低
号码应该被使用。在本实施例中，输出
隔膜（OD值）应该被选择为2。然后R 6 ： R 0是
0000010 ， F6 ： F0是0000011和S1 ： S0为00 。
如果您需要帮助确定最佳分
设置，请发送电子邮件至ics-mk@icst.com
与所需的输入时钟和期望的输出
频率。
设置时钟切片机
使用IRANGE选择输入频率范围。如果
无论是PECLIN或FBPECL对频率
大于（或等于） 80兆赫，连接IRANGE到
VDD ，或者让它浮动。如果两个频率小于80
兆赫，连接IRANGE接地。
从表中选择S1和SO 2页上
根据不同的输出频率。
最后，除法器的设置应选择。
以下是除法应如何描述
设置的。
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ICS527-04
时钟切片机用户可配置PECL输入零延迟缓冲器
典型的例子
下面的连接图显示了实施例与上一节的执行。
这将同步生成50 MHz的时钟与40 MHz的输入。布局图下会
产生对实施例的底部中所示的波形。
VDD
R5
R6
Irange
S0
0.01 F
R4
R3
R2
R1
R0
VDD
PECL
PECL
GND
水库
F6
F5
F4
F3
560
180
0.01 F
S1
VDD
FBPECL
FBPECL
GND
VDD
50兆赫
40 MHZ
40 MHZ
PECLIN
PECLIN
F0
F1
F2
PECL输出电阻网络（ 50欧姆）不
示出，但相同的PECL
40 MHZ
（如图PECLIN ）
50 MHz的PECL
50 MHz的PECL
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多路输出示例
在这个例子中， 125兆赫的输入时钟被使用。 50 MHz的PECL四低偏移副本需要
对齐到125 MHz的输入时钟。下面的解决方案采用了ICS554-01A ，这是一个1到4的PECL
低引脚缓冲针脚歪斜。
VDD
R5
R6
Irange
S0
0.01 F
R4
R3
R2
R1
R0
VDD
ICS527-04
0.01 F
RN
OE
NC
VDD
VDD
S1
VDD
FBPECL
Q0
ICS554-01A
Q3
RN
PECLO
PECLO
GND
水库
F6
F5
F4
F3
RN
RN
RN
0.01 F
RN
Q0
Q3
RN
0.01 F
50兆赫
FBPECL
GND
Q1
Q2
RN
125兆赫
125兆赫
PECLIN
PECLIN
F0
F1
F2
560
RN
Q1
Q2
RN
GND
IN
GND
IN
上面的布局设计产生如下所示的波形。
125兆赫， PECLIN
50兆赫， PECLO
（互补输出中未示出）
使用等式来选择分频器给出：
50兆赫= 125兆赫*
（ FDW + 2 ）
（ RDW + 2 ）
如果FDW = 0，则RDW = 3，这使得所需的除以5的功能。设置引脚IRANGE = 1 （留
它悬空并使用内部上拉）允许像125 MHz的速度更快的输入时钟。该
FBPECL对销被连接到ICS554的Q1输出（任意选择） 。这会将所有的
该ICS554与125 MHz的输入，因为ICS527-04对齐的PECLIN和上升沿输出
FBPECL引脚。
在这个例子中，需要对每个PECLO输出电阻器网络是由RN框表示。
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