集成
电路
系统公司
ICS2572
用户可编程双通道高性能时钟发生器
描述
该ICS2572是双PLL （锁相环）时钟gener-
员与特别设计的差分视频输出
高分辨率，高刷新率，视频应用。该
视频PLL产生的任何16预编程频率
通过选择地址线FS0 - FS3的。类似地，
辅助PLL可以生成四个预编程的任何一
通过MS0 & MS1线频率。
在ICS2572的一大特色是重新定义的能力
上电后的频率选择。这使得完整
在系统初始化时建立的频数分布表。
特点
先进的ICS单片锁相环
技术
支持高分辨率的图形 - 差分输出CLK
投入185兆赫
分dotclock输出（负载）提供
简化器件编程
十六可选择VCLK频率（所有用户
重新编程）
四个可选的MCLK频率（所有用户
重新编程）
Windows NT的兼容
应用
高端PC /低端图形工作站的设计
需要差分输出
X终端图形
框图
XTAL1
XTAL2
水晶
振荡器
参考
分频器
EXTFREQ
/ 1 ， 4,5或8个
负载
/2
相位
频率
比较
收费
泵
VCO
/4
CLK +
CLK-
预分频器
/8
/M
/A
MCLK锁相环（如上）
/2
频闪
FS0
FS1
FS2
FS3
MS0
MS1
MCLK集
/8
VCLK套装&
节目
模式
接口
MCLK
/4
ICS2572RevC090894
E-95
ICS2572
引脚配置
XTAL1
XTAL2
XTFREQ
FS0
FS1
频闪
FS2
FS3
MS0
VSS
1
2
3
4
5
6
7
8
9
10
20
19
18
17
VDD
CLK +
CLK-
VSS
负载
VAA
VSS
VDD
MCLK
MS1
ICS2572
16
15
14
13
12
11
20引脚DIP或SOIC
J-4, J-7
引脚说明
引脚数
1
2
3
4
5
7
8
6
9
11
19
18
16
12
17
10, 14
13, 20
15
引脚名称
XTAL1
XTAL2
EXTFREQ
FS0
FS1
FS2
FS3
频闪
MS0
MS1
CLK +
CLK-
负载
MCLK
版权所有
VSS
VDD
VAA
TYPE
A
A
I
I
I
I
I
I
I
I
O
O
O
O
-
P
P
P
描述
石英晶体连接1 /参考频率输入。
石英晶体的连接2 。
外部频率输入
VCLK PLL频率选择LSB 。
VCLK PLL频率选择位。
VCLK PLL频率选择位。
VCLK PLL频率选择MSB 。
控制VCLK选择位锁存器（ FS0 - FS3 ） 。
MCLK PLL频率选择LSB 。
MCLK PLL频率选择MSB 。
像素时钟输出（不倒）
像素时钟输出（倒）
分割Dotclock （ / 4,5或8）
MCLK频率输出
必须连接到VSS 。
设备接地。所有引脚都必须连接。
输出级VDD。所有引脚都必须连接。
合成VDD。
E-96
ICS2572
数字输入
在FS0 - FS3销与STROBE引脚用于选择的
在VCLK的输出从16期望的工作频率
预编程/用户编程选择在ICS2572 。
这些引脚也用于加载新的频率数据进
寄存器。
关于选通脉冲输入可配置包括：位置
略去边沿触发，负边沿触发，高电平反
父母和低层次的透明（见订购信息） 。
FS0
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
FS1
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
FS2
开始
位（必须为“ 0”）的
”
R / W *
控制
”
L0
（位置LSB ）
”
L1
”
L2
”
L3
”
L4
（位置MSB ）
”
N0
（反馈LSB ）
”
N1
”
N2
”
N3
”
N4
”
N5
”
N6
”
N7
（反馈MSB ）
”
EXTFREQ
位（如果选择了“1”）
”
D0
（后分频器LSB）的
”
D1
（后分频器MSB）
”
STOP1
位（必须为“1”
”
STOP2
位（必须为“ 1”）的
”
FS3
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
VCLK输出频率选择
要改变VCLK输出频率，简单地写了AP-
propriate数据到ICS2572 FS输入。不进行任何
再写入到设备50毫秒（假设
14.318 MHz参考） 。该合成器将输出新
在短暂延迟后频率编程到该位置
（见超时规格） 。
MCLK输出频率选择
在MS0 ， MS1引脚用来直接选择所需
MCLK的输出的四个预工作频率
编程/用户编程选择在ICS2572 。
这些输入不锁存，也不会参与MEM-
储器编程操作。
编程模式选择
一个编程序列被定义为一个周期的至少50个
没有数据的毫秒写入ICS2572 （以清除移
寄存器），随后的一系列数据写入的（如下所示） ：
E-97
ICS2572
观察到内部移位寄存器为“时钟”由转录
从“0”到“1”习得的FS3数据如果一个扩展序列
寄存器装载要被执行（例如，电源接通initiali-
矩阵特殊积序列） ，请注意，没有必要执行
50他们之间毫秒的延迟。简单地重复SE-
quence上述多次期望。写到FS端口
将不会被看作是频率选择的数据，直到高达50
自从上次写毫秒都蒸发了。需要注意的是FS0
和FS1输入“不关心”。
表2 - 后分频器编程
D[1-0]
00
01
10
11
后分频器
9
4
2
1
数据说明
地址位（ L0 - L4 ）
第5位起始位之后控制频率
位置可以根据该表格重新编程。该
最右边的位（ LSB）的5中的每一个选择的示
表中是第一位的发送。
读/写*控制位
当设置为“ 0”， ICS2572移位寄存器将其转移
内容到所选择的存储器寄存器在完成
上述编程序列中概述。
当该位为“1”，所选择的存储位置将是
传送到移位寄存器中，以允许后续的回读
的数据。设备内存的任何修改都将被执行。
要读回内存中的任何位置，执行“虚拟”
数据写入（完成与开始和停止位）到该位置
但是设置的R / W *控制位（使其为“1” ） 。在该结束
序列（即停止位已经在“时钟” ） ， “顺时针
荷兰国际集团的FS3输入“ 11次以上将输出数据位
仅在如上述对FS0销相同的序列。
EXTFREQ输入
该EXTFREQ输入允许外部产生的频率
下器件编程到被路由到VCLK输出引脚
明控制。如果EXTFREQ位被置位（逻辑“1”）在
所选地址位置（ VCLK
唯一地址）
该频
施加到EXTFREQ输入信号将会被路由到
VCLK输出。
表1 - 位置位编程
L[4-0]
01100
01101
01110
01111
10010
10011
位置
VCLK地址12
VCLK地址13
VCLK地址14
VCLK地址15
MCLK地址2
MCLK地址3
反馈设置位（ N0 - N7 ）
这些位控制反馈分压器设置的位置
指定的。反馈分频器的模数将等于
这些位+ 257.至少显著位的值（ N 0 ）
首先发送。
后分频器设置位（ D0 - D1 ）
这些位控制后分频器设置的位置
根据这个表中指定。所述至少显著位（ D0）
首先发送。
E-98
ICS2572
频率合成器的说明
参见图1为ICS2572的框图。
该ICS2572产生了利用相位的输出频率
锁相环技术。所述锁相环（或PLL ）是一个
闭环反馈系统，该系统驱动输出频率
待按比例与参考频率亲
单元提供了PLL 。在所示的相位频率检测器
框图驱动VCO到一个频率，这将导致
要匹配的两个输入到相位频率检测器
在频率和相位。出现这种情况时：
在VCO然后将需要被编程为2倍
45.723兆赫，或91.446兆赫。计算所需的馈
回分模量，我们分VCO频率由
参考频率和繁殖的参考分频器：
91.446
*43=274.62
14.31818
我们四舍五入到275的准确输出频率
是：
275
1
* 14.31818 * = 45.784兆赫
43
2
的N个编程位的值可以由下式计算
从所需的反馈分频器模数减去257 。
因此，N值将被设置为18（ 275-257 ）或00010010
2
.
对D位编程为10
2
（表2 ） 。
F
VCO
=F
XTAL1
*
N
2
其中N是反馈链的有效模量
并且R是参考分频器链的模量。
在ICS2572反馈分频器可被设置为任何整数。
从257值到512。这是由N0 -N7的设置完成
位。在ICS2572标准参考分频器被固定到
43的值（这可以被设置为通过ROM中的不同值
编程;联系工厂） 。该ICS2572装有
后除法器和多路转换器，可以使输出频率
范围缩小规模，从该VCO的以2的因子，
4 ，或8 。
因此，该
VCO
频率范围是从5.976到
11.906 （ 43分之257到四十三分之五百一十二）的参考频率。该
产量
频率范围是从0.747到11.906倍
参考频率。最坏情况下的精度为任何所需的频
该范围内的信号将会0.2％。
如果一个14.31818 MHz的参考的情况下，输出频率
范围将是从10.697兆赫至170.486兆赫。
LOAD频率选择
在LOAD （或除以dotclock ）输出频率将是
CLK + / CLK-频率除以1 ， 4,5 ，或8所述的选择
弹性模量是一个工厂的选择，并使用指定的顺
通过这样的VCLK和MCLK表在ROM中的频率
零件号的两位数的后缀。
参考振荡器&水晶
选择
在ICS2572具有板载电路来实现皮尔斯
振荡器，只添加一个外部元件，一对
石英晶体。皮尔斯振荡器工作在晶体中并联
谐振（也称为反谐振模式。参看交流字符
开创性意义的有效的容性负载，指定何时
订货晶体。
结晶，其特征为它们的串联谐振频率可
也可使用与ICS2572 。要知道，振荡
频电路将高于频率略高
这是印在罐（一般为0.025-0.05 ％ ） 。
作为锁相环的整个操作取决于
有一个稳定的基准频率，我们建议
水晶可以作为紧密安装尽可能的包。避免
路由的数字信号或下方的ICS2572输出或
附近的这些痕迹。还期望到地的晶体可以
到接地平面，如果可能的话。
编程示例
假设我们想差分CLK输出为
45.723兆赫。我们将假定基准频率是
14.31818兆赫。
VCO的频率范围是85.565 MHz到
170.486兆赫（ 5.976 * 14.31818以11.906 * 14.31818 ） 。我们
需要设置后分两个得到的输出
45.723兆赫。
E-99
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