IC61S25632T / D IC61S25636T / D
IC61S51218T/D
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8MB SyncBurst流水线SRAM
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0A
0B
历史
最初的草案
1.移动
FT
针对用户可配置的流程
throught或pipelineed操作，该引脚可
NC或连接到V
CC
对于流水线操作。
请参考引脚配置。
2.修改电源charaetoristics在第12页
3. Resive的T
KQ
从为2.5ns在3ns 250 MHZ 。
4.将100兆赫的速度等级。
草案日期
备注
九月24,2001
八月13,2002
所附的说明书是由ICSI提供。集成电路解决方案公司保留更改规格的权利和
产品。 ICSI会回答有关设备的问题。如果您有任何疑问，请联系ICSI办事处。
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SSR014-0B 2002年8月13日
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IC61S25632T / D IC61S25636T / D
IC61S51218T/D
256K ×32 ， 256K ×36 ， 512K ×18
8MB S / DCD SYNCBURST流水线的SRAM
特点
管道模式操作
单/双CYCL取消
用户可选的输出驱动强度与XQ模式
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和控制
奔腾或线性突发序列控制使用
MODE INPUT
常见的数据输入和数据输出
JEDEC 100引脚TQFP和119引脚PBGA封装
单+ 3.3V ， + 10 ％， - 5 ％，核心供电
掉电贪睡模式
2.5V或3.3V的I / O供电
贪睡模式降低功耗待机
T版（ 3片选）
D版（双片选）
控制
所有同步输入通过一个控制寄存器
正边沿触发的单时钟input.Bursts可以启动
无论使用哪种
ADSP
（地址状态处理器）或
ADSC
（地址
状态缓存控制器）输入引脚。随后一阵AD-
衣服可以内部生成，并由控制
ADV
（突发地址提前）输入引脚。在模式引脚用于选择
突发序列顺序，线性突发时实现该引脚
绑低。当此引脚与交错突发达到
高电平或悬空。
SCD和DCD流水线读
该设备是一个SCD （单循环取消）和DCD （双
循环取消）流水线同步SRAM 。 DCD静态存储器
管道禁用命令到相同的程度读
命令。 SCD的SRAM管线取消命令之一
舞台小于读取命令。 SCD的RAM开始关闭
它们的输出后，立即取消命令已
捕获到的输入寄存器。 DCD的RAM保存取消
命令为一个完整周期，然后开始关闭其
刚刚经过时钟的第二个上升沿输出。可在用户
配置该SRAM用于操作使用SCD的任一种模式
模输入的凹凸4L 。
字节写和全局写
写周期是内部自定时的由上升发起
在时钟输入的边缘。写周期可以是从一到四个字节
由写控制inputs.Separate字节宽的控制
使允许写入单个字节。字节写操作
通过使用字节写使能（ BWE ）执行。输入组合
与一种或多种individualbyte写信号（ BWX ） 。此外，
全局写（ GW ）可用于编写所有字节在同一时间，
不管字节写控制。
IOL / IOH驱动强度选项
在XQ引脚允许较高的驱动力之间选择（ XQ
低）的多点总线的应用程序和正常的驱动力
（ XQ浮动或高）点 - 点应用。参见输出
驱动特性图的细节。
贪睡模式
低功耗（贪睡模式），通过断言实现
（高）的ZZ的信号，或通过停止时钟（CK） 。内存
在暂停模式下的数据将被保留。
描述
ICSI的8Mb的SyncBurst流水线SRAM的集成512K
×18 ， 256K ×32或256K ×36的SRAM核心，先进的
同步外围电路和一个2位的数据串计数器。
应用
该ICSI SyncBurst流水线SRAM家庭使用
高速，低功耗的CMOS设计，是捏造
用先进的CMOS工艺，提供第2级
缓存应用程序支持奔腾和PowerPC
微处理器最初，该设备现在发现应用
化，从DSP总店联网芯片组
支持。
快速访问时间
管道
3-1-1-1
符号
t
KQ
t
KC
I
CC
1
-250
3
4
390
-200
3.1
5
360
-166
3.5
6
330
-133
4
7.5
300
单位
ns
ns
mA
ICSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们对任何错误概不负责
它可能出现在本出版物中。 版权所有2000年，集成电路解决方案公司
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IC61S25632T / D IC61S25636T / D
IC61S51218T/D
框图
模式
Q0
A0'
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
Q1
A1'
A1
256Kx32 ; 256Kx36 ;
512Kx18
存储阵列
18/19
16/17
D
Q
18/19
An-A0
地址
注册
CLK
32, 36,
或18
32, 36,
或18
GW
BWE
BWD
(x32/x36)
DQD
字节写
注册
CLK
D
Q
BWB
(x32/x36)
DQC
Q
字节写
注册
CLK
D
BWA
(x32/x36/x18)
DQB
字节写
注册
CLK
D
Q
BWA
(x32/x36/x18)
DQA
Q
字节写
注册
D
CLK
（T ， D） CE
（T ， D） CE2
（T ） CE
2
D
Q
4
启用
注册
CLK
输入
注册
CLK
产量
注册
CLK
OE
32, 36,
或18
DQA - DQD
D
Q
启用
延迟
注册
CLK
OE
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IC61S25632T / D IC61S25636T / D
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引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
SA
SA
SA
NC
ZZ
SA
模式
VCC
NC
SA
NC
NC
GND
A0
GND
NC
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
BWE
GND
DQa4
VCCQ
DQd3
BWD
SCD
BWA
DQa5
DQa6
DQd2
GND
CLK
GND
DQa7
DQa8
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
GW
GND
DQb2
DQb1
DQc6
BWC
ADV
BWB
DQb4
DQb3
DQc4
GND
OE
GND
DQb5
VCCQ
DQc3
GND
CE
GND
DQb6
DQb7
NC
GND
XQ
GND
NC
DQb8
SA
SA
VCC
SA
SA
NC
CE2
SA
ADSC
SA
SA
NC
SA
SA
ADSP
SA
SA
VCCQ
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
XQ
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100引脚TQFP （D版）
SA
SA
CE
CE2
BWD
BWC
BWB
BWA
SA
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
SA
SA
2
3
4
5
6
7
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
SA
SA
SA
SA
A1
A0
NC
NC
GND
VCC
NC
NC
A10
SA
SA
SA
SA
SA
SA
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
SCD
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
256K ×32
注：球R5连接到V
CC
是可以接受的
注： 14引脚连接到V
CC
是可以接受的
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
DQA - DQD
模式
SCD
XQ
V
CC
GND
V
CCQ
ZZ
同步数据的输入/输出
突发序列模式选择
单周期取消/双循环
取消选择模式控制
输出驱动控制
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
或2.5V
贪睡启用
A2-A17
CLK
ADSP
ADSC
ADV
BWA
-BWd
BWE
GW
CE
， CE2
OE
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IC61S51218T/D
引脚配置
100引脚TQFP （T版）
SA
SA
CE
CE2
BWD
BWC
BWB
BWA
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
SA
SA
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
XQ
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
SA
SA
SA
SA
A1
A0
NC
NC
GND
VCC
NC
SA
SA
SA
SA
SA
SA
SA
SA
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
SCD
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
256K ×32
注： 14引脚连接至Vcc是可以接受的
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
DQA - DQD
模式
SCD
XQ
V
CC
GND
V
CCQ
ZZ
同步数据的输入/输出
突发序列模式选择
单周期取消/双循环
取消选择模式控制
输出驱动控制
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
或2.5V
贪睡启用
A2-A17
CLK
ADSP
ADSC
ADV
BWA
-BWd
BWE
GW
CE,CE2,CE2
OE
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