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IBMN364164 IBMN364804
IBMN364404
64MB同步DRAM - 压铸版本C
特点
高性能：
-68 -75A, -260, -360,
单位
CL = 3 CL = 3 CL = 2 CL = 3
f
CK
时钟频率
t
CK
时钟周期
t
AC
时钟存取时间
1
t
AC
时钟存取时间
2
150
6.67
6
133
7.5
—
5.4
100
10
—
6
100
10
—
6
兆赫
ns
ns
ns
可编程自动换行：连续或交错
多种突发读与写单选项
自动和控制预充电命令
数据模板的读/写控制（ X4，X8 ）
双数据掩码字节控制（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
标准或低功耗操作
4096刷新周期/ 64ms的
随机列地址每CLK （ 1 -N规则）
单3.3V
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
—
1.终端负载。请参阅第40页上的交流特性。
2.未结束的负荷。请参阅第40页上的交流特性。
单脉冲RAS接口
完全同步的时钟上升沿
四家银行通过A12 / A13 （库选择）控制
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8 ，整版
描述
该IBMN364404 ， IBMN364804和IBMN364164
被4银行同步DRAM组织成
为4Mbit ×4 I / O ×4行， 2兆比特×8的I / O ×4行，并
为1Mbit ×16的I / O ×4行，分别为。这些同步
异步的设备实现高速数据传输
高达150MHz的通过采用管道片速率
体系结构，该输出数据同步到一个
系统时钟。该芯片制造与IBM的
先进的64Mbit的单晶体管DRAM CMOS
工艺技术。
该设备被设计为符合所有JEDEC
同步DRAM产品制定标准，
在电气上和机械上。所有的控制，
地址，和数据输入/输出（ I / O或DQ）线路
用一个外部的正沿被同步
应受提供的时钟。
RAS ， CAS，WE ，和CS是脉冲信号，
被检查在每个正沿外部
施加的时钟（CLK） 。内部芯片的工作模式
通过这些信号和一个组合被定义
命令解码器启动所需的时序
对于每一个操作。一个14位地址总线
接受了在常规的RAS / CAS地址数据
复风格。十二行地址（ A0 -A11 ）
和两张银行选择地址（ A12 ， A13 ）为
与选通RAS 。十列地址（ A0 -A9 ）
并加算银行选择地址和A10都选通
与CAS 。列地址A9掉在X8
设备地址和列地址A8和A9是
放弃了X16设备上。
之前的任何存取操作中， CAS延迟时间，
突发长度和突发序列必须是亲
编程到器件中通过地址输入A0 -A9
在模式寄存器设定周期。此外，它是
可以编写一个多突发序列
单个写周期，用于通过高速缓存操作的写入。
操作的四个存储体中的交错
方式允许发生在随机存取操作
更高的速率比用标准的DRAM 。
高达150MHz的一个顺序和无缝数据速率
可能因突发长度， CAS延迟，
和速度的设备的等级。自动刷新（ CBR ） ，
自刷新，和低功耗运行的支持
移植。
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64MB同步DRAM - 压铸版本C
引脚说明
CLK
CKE
CS （ CS0 ， CS1 ）
RAS
CAS
WE
BS1 ， BS0 （ A12 ， A13 ）
A0 - A11
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CLK
CKE
TYPE
输入
输入
极性
积极
EDGE
活跃
高
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CLK信号时高，停用时， CLK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
CS
RAS ， CAS ，
WE
BS1 ， BS0
(A12, A13)
输入
CS使指令译码器时低，禁用命令时，解码器高。
低电平有效。当指令译码器被禁用，新的命令将被忽略，但以前的操作
继续。
低电平有效
—
当采样时钟， CAS ， RAS ，阳性上升沿和我们定义的操作
由SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）时SAM-
PLED在时钟的上升沿。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）时，
采样时钟的上升沿。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BS0 ， BS1的定义要预充电的银行。如果A10的低，
autoprecharge被禁用。
在一个预充电命令周期，A10是用在与BS0结合， BS1到控制哪些
银行（县）预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果
A10为低，则BS0与BS1用于该银行限定于预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。
在x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。
在读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器状的插座
把启用。 DQM低导通输出缓冲器上DQM高将它们关闭。在写模式，
DQM具有零延迟，并通过允许输入的数据写入，如果它是作为一个字掩模
低，但如果块DQM是高的写操作。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
输入
输入
A0 - A11
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
活跃
高
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
—
—
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平面结构图
CKE
CKE缓冲区
列解码器
列解码器
行解码器
行解码器
电池阵列
存储体0
电池阵列
存储体1
CLK
CLK缓冲器
感测放大器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A11
A12 （BS1）
A13 （ BS0 ）
A10
感测放大器
数据输入/输出缓冲器
地址缓冲器（ 14 ）
控制信号
发电机
DQ
0
数据控制电路
DQ
X
刷新
计数器
COLUMN
地址
计数器
模式寄存器
DQM
列解码器
列解码器
行解码器
行解码器
CS
RAS
CAS
WE
命令解码器
电池阵列
记忆银行2
电池阵列
记忆库3
感测放大器
感测放大器
单元阵列，每家银行，为的4Mb ×4 DQ ： 4096行×1024中校×4 DQ （ DQ0 - DQ3 ） 。
单元阵列，每家银行，为的2Mb ×8 DQ ： 4096行×512山口×8 DQ （ DQ0 - DQ7 ） 。
单元阵列，每家银行，为的1Mb ×16 DQ ： 4096行×256山口×16 DQ （ DQ0 - DQ15 ） 。
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