【.IBM0418A86LQKAIBM0436A86LQKAIBM0418A86SQKAIBM0436】,IC型号IBM0436A86SQKA-7,IBM0436A86SQKA-7 PDF资料,IBM0436A86SQKA-7经销商,ic,电子元器件-51电子网

IBM0418A86LQKA

IBM0436A86LQKA

IBM0418A86SQKA

IBM0436A86SQKA

8 Mb的同步通信SRAM

特点

100 ％的总线利用率高频率

最低控制优化的控制逻辑

信号接口

CKE启用或暂停时钟操作

三个芯片使能引脚（ CE ， CE2 ， CE2 ）为

深度扩展与双循环取消

单读/写控制引脚（R / W）

单个字节写入控制

操作与同步管道模式

完全一致的自定时晚晚写

休眠模式，可降低待机功耗

100引脚TQFP封装

3.3 V （ SQKA ）或2.5 V（ LQKA ）电源

和I / O

LVTTL的输入和输出电平

256K ×36或512K ×18的组织

注册的控制输入端，地址

和数据I / O

连拍功能支持交错式或线性

爆订单

描述

该IBM0418A86LQKA / SQKA和

IBM0436A8LQKA / SQKA是8兆同步

管道的SRAM的通信进行了优化

阳离子系统的应用程序。这些SRAM利用

晚晚写入协议和优化的I / O时序

参数允许100 ％的总线利用率为任何

序列的读取和写入操作。请CON组

对于一个例子，在SULT应用笔记：

http://www.chips.ibm.com/techlib/products/com-

门/ appnotes.html 。非网络的开发系

TEM通信应用应联系

他们当地的IBM代表一个适宜

评估和SRAM建议。

在时钟输入（CLK），用于注册所有同步的

理性的输入引脚上的上升沿。同步

输入包括时钟使能（ CKE ），芯片使能（ CE ，

CE2和CE2 ），周期的启动输入（ ADV / LD ），所有

地址（ SA ），读/写控制（ R / W ），字节写

控制（ BWA ， BWB ， BWC ， BWD ）和所有的数据输入

（DQ）。

异步输入包括输出使能（ OE ）

可被小心地定时为最佳地减少

总线周转时间，并启用睡眠（ ZZ ）。该

静态爆破模式引脚（ MODE ）接口之间进行选择

叶和线性突发模式，应连接

高（或悬空）的交错突发订单

（或者，如果突发模式不使用），或者接低电平线性

爆秩序。

读，写和取消循环（见

读/写

命令真值表

第7页）与启动

ADV / LD =低。随后的读或写操作

令可以加载新的地址（ ADV / LD =低），或

使用内部产生的突发地址，如果

ADV / LD =高（见突发序列真值表

第7页）的基础上的起始地址，这是

加载。

对于写操作，写字节输入（ BWA ， BWB ，

BWC ， BWD ）注册的每个周期中的地址是

外部加载，或者从我一阵先进

计数器，数据被登记两个活动周期后。

休眠模式下通过切换同步启用

信号ZZ高。当SRAM处于休眠模式时，

输出将进入高阻状态， SRAM

会画我待机电流

SB2Z

的一个延迟之后

ZZI

。 SRAM数据在休眠状态下保存

模式，但任何读或写操作是pend-

荷兰国际集团在进入睡眠模式不能保证。一

恢复时间（t

ZZR

）是SRAM前需要

恢复正常运行。

该SRAM从单一3.3 V或2.5 V工作

电源，并支持LVTTL I / O电平。

llwp.03

10/11/2000

使用还受到在本文档的末尾的规定。

第16页1

IBM0418A86LQKA

IBM0436A86LQKA

IBM0418A86SQKA

IBM0436A86SQKA

8 Mb的同步通信SRAM

引脚

（ TOP VIEW ）

VDDQ

VSS

DQA

VSS

VDDQ

DQA

VSS

VDD

DQA

VDDQ

VSS

DQA

VSS

VDDQ

80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

100 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 3031

NC / SA *

ADV / LD

OE （ G）

CKE

读/写

CLK

VSS

VDD

CE2

BWA

BWB

CE2

x18

DNU

VDD

VSS

DNU

SA0

SA1

MODE （ LBO ）

NC / SA *

ADVLD

OE （ G）

CKE

读/写

CLK

VSS

VDD

CE2

BWA

BWB

BWC

BWD

CE2

80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51

100 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

NC / DQB ** NC

DQB

VDDQ

VSS

DQB

VSS

VDDQ

DQB

VDD

VSS

VDD

VSS

DQB

DQA

DQB

DQA

VDDQ VDDQ

VSS

DQB

DQA

DQB

DQA

DQB

DQA

VSS

VDDQ VDDQ

DQA

NC / DQA ** NC

x36

DNU

VDD

VSS

DNU

SA0

SA1

MODE （ LBO ）

NC / DQC **

DQC

VDDQ

VSS

DQC

VSS

VDDQ

DQC

VDD

VSS

DQD

VDDQ

VSS

DQD

VSS

VDDQ

DQD

NC / DQD **

*引脚84保留

对于地址

扩展。

** NC为32倍，

DQX的X36 。

使用还受到在本文档的末尾的规定。

llwp.03

10/11/2000

第16页2

IBM0418A86LQKA

IBM0436A86LQKA

IBM0418A86SQKA

IBM0436A86SQKA

8 Mb的同步通信SRAM

订购信息

产品型号

IBM0418A86LQKA-6

IBM0418A86LQKA-7

2.5/2.5

IBM0418A86LQKA-7F

IBM0418A86LQKA-10

512K ×18

IBM0418A86SQKA-6

IBM0418A86SQKA-7

3.3/3.3

IBM0418A86SQKA-7F

IBM0418A86SQKA-10

IBM0436A86LQKA-6

IBM0436A86LQKA-7

2.5/2.5

IBM0436A86LQKA-7F

IBM0436A86LQKA-10

256K ×36

IBM0436A86SQKA-6

IBM0436A86SQKA-7

3.3/3.3

IBM0436A86SQKA-7F

IBM0436A86SQKA-10

7.5/4.2

10.0/5.0

LVTTL管道

6.0/3.5

6.7/3.8

7.5/4.2

10.0/5.0

7.5/4.2

10.0/5.0

6.0/3.5

6.7/3.8

LVTTL管道

6.0/3.5

6.7/3.8

7.5/4.2

10.0/5.0

组织

功能

DDQ

（伏）

周期/访问

（纳秒）

6.0/3.5

6.7/3.8

llwp.03

10/11/2000

使用还受到在本文档的末尾的规定。

第16页3

IBM0418A86LQKA

IBM0436A86LQKA

IBM0418A86SQKA

IBM0436A86SQKA

8 Mb的同步通信SRAM

引脚说明

符号

CLK

TYPE

输入

描述

时钟：

这个信号寄存器的地址，数据，芯片启用，字节写使能和突发控制输入上

其上升沿。所有同步输入必须满足建立和保持时间的时钟周围的上升沿。

同步时钟使能：

此低电平输入使能CLK输入。当高时， CLK输入

忽略，并且前一个周期被延长。

同步芯片使能：

这些活性低输入用于使该装置与只进行采样

当一个新的外部地址被加载（ ADV / LD低）。双循环取消协议。

同步芯片使能：

此活性高输入，用来使能的设备，仅当被采样

新的外部地址加载（ ADV / LD低）。双循环取消协议。

同步地址前进/负载：

当低时，一个新的地址被加载到设备中（以及突发

计数器）。当高，内部突发计数器先进，使用（ R / W被忽略）。

同步地址输入。

SA0和SA1是最显著地址位，以及用于设置

在突发地址计数器突发操作。

引脚84保留为16兆晚晚写SRAM的高位地址。

同步字节写入：

这些输入允许单个字节写入（低），或者屏蔽（高）能很好地协同

荷兰国际集团的写操作。字节写操作被登记在相同的时钟边缘的写地址（无论是

设置在外部的或内部产生的地址）。这些投入都在读操作没有任何影响

化。

读/写：

这个同步输入，采样在CLK的上升沿时， ADV / LD为低时，判断

无论是读（高）或写启动（低）操作。对于写操作，该字节写使能

输入提供字节控制部分写入操作。

OUTPUT ENABLE ：

这个低电平有效，异步输入使输出驱动器。

模式：

低该引脚上选择线性突发顺序。高开或常闭将默认为交错突发秩序。办

不会改变，一旦设备运行输入状态。

CKE

CE2

输入

ADV / LD

SA0

SA1

BWA

BWB

BWC

输入

读/写

输入

MODE （ LBO ）

DQA

DQB

DQC

DQD

输入

输入/输出

数据的I / O ：

DQA是数据输入和输出的字节“是” 。 DQB是字节“B” ， DQC是字节“C ”，并

DQD是字节“D” 。

输入

睡觉启用：

此活性高，异步输入，使芯片进入睡眠模式，这是一种低

待机电流状态。而ZZ为高电平时，所有其它输入将被忽略，并在存储器阵列中的数据是

保留。脚可以悬空。

无连接：

这些引脚可以悬空，也可以连接到GND ，以减少热

阻抗或任何其他直流输入。

电源：

SEE

DC电气特性

第9页上

建议的直流工作条件

对范围第8页。

隔离输出缓冲器供应：

SEE

DC电气特性

第9页上

建议的直流

工作条件

对范围第8页。

地面：

GND 。

不要使用。

保留引脚。这些既可以悬空或连接到GND ，以提高热

阻抗。

DDQ

DNU

供应

NC /输入

使用还受到在本文档的末尾的规定。

llwp.03

10/11/2000

第16页4

IBM0418A86LQKA

IBM0436A86LQKA

IBM0418A86SQKA

IBM0436A86SQKA

8 Mb的同步通信SRAM

SRAM特点

晚晚写

中晚期 - 晚 - 写QBT （快速公交转）功能，将数据写入必须在N + 2个时钟周期注册

和地址并控制登记在N个基准时钟周期。读出的数据提供了N + 1个时钟

周期。读出的数据是有效的地址被注册时的完整的周期再加访问时间。写入数据

必须提供与设定时间之后的两个周期的有效地址。这提供了100％的总线利用率。

中，当一个读周期后的写周期的同一地址发生了独特的情况下，写入数据的信息是

暂时存储在保持寄存器。在第一个写周期之前的读取周期中， SRAM阵列

将与保持寄存器的地址和数据更新。读周期地址进行监控，以

确定读出的数据从SRAM阵列或从写缓冲器保持寄存器提供。

绕过了SRAM阵列发生在逐字节的基础。当只有一个字节被写入时写入

周期，读取最后写入的地址数据将有新的字节数据写入缓冲区，其余

从SRAM数组bytes 。晚晚写的非常相似，晚写;只是一个附加的周期是

到寄存器写数据所需的。

突发模式

在IBM0418 / 36A86 SRAM可以是线性操作或交错使用LBO引脚突发模式。

地址通过ADV / LD引脚加载。一旦一个地址被加载时，它被指定为一个写或

从最初的地址加载的读出地址。由ADV脉冲产生的所有突发地址读取或

写入所指定的起始地址。只有读或写操作中的突发加载地址被抑制

移植。

掉电模式

掉电模式，或“睡眠模式”，通过切换同步信号ZZ高来完成。当pow-

化工e圈下的SRAM输入必须先和V下降

DDQ

之前或同时，必须删除

电要求

为了保证最佳的内部调节电源电压， SRAM需要50

的电

时间后， V

到达它的工作温度范围。 SRAM电需要V

之前或simulta-被供电

neously与V

DDQ

后输入V

DDQ

. V

DDQ

不应超过V

在超过0.4 V电源

电。

睡眠模式操作

休眠模式是通过将异步ZZ引脚为高电平发起了一个低功耗模式。在休眠模式下，所有的

其他的输入将被忽略，输出被带到一个高阻状态。睡眠模式电流和输出高阻的

指定的睡眠模式后，能保证时间。在睡眠模式下，阵列中的数据内容是预

服。休眠模式下不能启动直到所有挂起的操作已经完成，因为任何悬而未决

操作不能保证正确完成后启动睡眠模式。读出放大器的数据会丢失。去甲

MAL操作可以通过将ZZ低可以恢复，但只有在指定的休眠模式恢复的时间。

llwp.03

10/11/2000

使用还受到在本文档的末尾的规定。

第16页5