HYS64/72D64000/128020GU-7/8-A
无缓冲DDR- SDRAM我模块
2.5 V 184针无缓冲DDR- SDRAM我模块
512兆字节& 1024兆字节模块
PC1600 ， PC2100 & PC2700
初步数据表转。 0.81
184针无缓冲8字节双列直插式
DDR- SDRAM我非奇偶校验和ECC模块
用于PC和服务器主内存的应用
一个银行64M ×64 ， 64M X 72和两张银行
128M ×64 ， 128M
×
72组织
JEDEC标准的双倍数据速率
同步DRAM （ DDR -I SDRAM ）
单+ 2.5 V （
±
0.2 V ）电源
内置512 Mbit的组织DDR- SDRAM的我
为64兆×8的66引脚TSOPII封装
可编程CAS延迟，突发长度，
和包裹序列（序列&
交错）
性能：
-6
组件速度等级
模块速度等级
f
CK
f
CK
自动刷新（ CBR）和自刷新
所有输入和输出SSTL_2兼容
串行存在检测为E
2
舞会
JEDEC标准MO- 206外形尺寸：
133.35 mm
×
31.75 mm
×
4.00毫米最大。
JEDEC标准参考设计
镀金触点
-7
PC2100
143
133
-8
PC1600
125
100
单位
DDR333B DDR266A DDR200
PC2700
166
133
兆赫
兆赫
时钟频率（最大）@ CL = 2.5
时钟频率（最大）@ CL = 2
该HYS64 / 72D64000GU和HYS64 / 72D128020GU是行业标准的184针8字节双
直插式内存模块（DIMM ）组织为64M
×
64和128M
×
64非奇偶校验和64M X
72和128M X 72 ECC主内存的应用程序。存储器阵列被设计用512Mbit的
双数据速率同步DRAM 。各种去耦电容被安装在PC上
板。该功能的DIMM串行存在检测基于串行é
2
使用2针PROM设备
I
2
C协议。前128字节被编程的配置数据和第二128字节
提供给客户。
在网络连接霓虹灯技术
1
2002-09-10 （ rev.0.81 ）
HYS64/72D64000/128x20GU-7/8-A
无缓冲DDR- SDRAM我模块
订购信息
TYPE
PC2700 （CL = 2.5） ：
HYS64D128320GU-6-A
HYS72D128320GU-6-A
PC2100 （CL = 2） ：
HYS64D64000GU-7-A
HYS72D64000GU-7-A
HYS64D128020GU-7-A
HYS72D128020GU-7-A
PC1600 （CL = 2） ：
HYS64D64000GU-8-A
HYS72D64000GU-8-A
HYS64D128020GU-8-A
HYS72D128020GU-8-A
注意：
PC1600-20220-A1
PC1600-20220-A1
PC1600-20220-B1
PC1600-20220-B1
一家银行512 MB DIMM
一家银行512 MB ECC -DIMM
两家银行1024 MB DIMM
两家银行1024 MB ECC -DIMM
512兆位
512兆位
512兆位
512兆位
PC2100-20330-A1
PC2100-20330-A1
PC2100-20330-B1
PC2100-20330-B1
一家银行512 MB DIMM
一家银行512 MB ECC -DIMM
两家银行1024 MB DIMM
两家银行1024 MB ECC -DIMM
512兆位
512兆位
512兆位
512兆位
PC2700-25330-B1
PC2700-25330-B1
两家银行1024 MB DIMM
两家银行1024 MB ECC -DIMM
512兆位
512兆位
合规守则
描述
SDRAM
技术
所有的部件号结束与一个地方的代码，指定硅芯片版本。参考信息
可根据要求提供。例如： HYS 72D64000GU -8 -A中，表示Rev.A的模具被用于SDRAM的
组件。
合规守则印在模块标签和描述的速度排序为铁。 “ PC2100 ”，则
潜伏期（ FE“ 20330 ”是指CAS延时= 2 ， tRCD的延迟= 3和TRP延时= 3）和原卡
用于该模块。
在网络连接霓虹灯技术
2
2002-09-10 （ rev.0.81 ）
HYS64/72D64000/128020GU-7/8-A
无缓冲DDR- SDRAM我模块
引脚定义和功能
A0 - A12
BA0 ， BA1
DQ0 - DQ63
CB0 - CB7
RAS
CAS
WE
CKE0 - CKE1
DQS0 - DQS8
CLK0 - CLK2 ，
CLK0 - CLK2
DM0 - DM8
DQS9 - DQS17
地址输入
银行选择
数据输入/输出
校验位（ X72组织只）
行地址选通
列地址选通
读/写输入
时钟使能
SDRAM的低数据选通信号
SDRAM的时钟（正线）
SDRAM的时钟（负线）
SDRAM的低数据掩码/
高数据选通信号
S0, S1
V
DD
V
SS
V
DDQ
V
DDID
V
REF
V
DDSPD
SCL
SDA
SA0 - SA2
NC
芯片选择
电源（ + 2.5V）
地
I / O驱动器电源
VDD评判识别标志
I / O基准源
串行EEPROM电源
串行总线时钟
串行总线的数据线
从地址选择
无连接
注意： S1和CKE1上只有两行模块中使用
地址格式
密度
512 MB
512 MB
组织
64M ×64
64M X 72
内存
银行
1
1
2
2
SDRAM的
64M ×8
64M ×8
64M ×8
64M ×8
排名第
SDRAM的
8
9
16
18
＃行/银行/
比特列
13/2/11
13/2/11
13/2/11
13/2/11
刷新
8k
8k
8k
8k
期
64毫秒
64毫秒
64毫秒
64毫秒
间隔
7.8
s
7.8
s
7.8
s
7.8
s
1024 MB 128M
×
64
1024 MB 128M
×
72
在网络连接霓虹灯技术
3
2002-09-10 （ rev.0.81 ）
HYS64/72D64000/128x20GU-7/8-A
无缓冲DDR- SDRAM我模块
引脚配置
针＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
正面
符号
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
NC
VSS
DQ8
DQ9
DQS1
VDDQ
CLK1
CLK1
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
NC / CB0
NC / CB1
VDD
NC / DQS8
正面
针＃
符号
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
A0
NC / CB2
VSS
NC / CB3
BA1
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
VDDQ
WE
DQ41
CAS
VSS
DQS5
DQ42
DQ43
VDD
NC
DQ48
DQ49
VSS
CLK2
CLK2
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
背面
针＃
符号
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
VSS
DQ4
DQ5
VDDQ
DM0/DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1/DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
NC （ BA2 ）
DQ20
NC / A12
VSS
DQ21
A11
DM2/DQS11
VDD
DQ22
A8
DQ23
VSS
A6
DQ28
DQ29
VDDQ
DM3/DQS12
A3
DQ30
VSS
DQ31
NC / CB4
NC / CB5
VDDQ
CK0
CK0
VSS
背面
针＃
符号
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
NC / DM8 / DQS17
A10
NC / CB6
VDDQ
NC / CB7
关键
VSS
DQ36
DQ37
VDD
DM4/DQS13
DQ38
DQ39
VSS
DQ44
RAS
DQ45
VDDQ
S0
S1
DM5/DQS14
VSS
DQ46
DQ47
NC
VDDQ
DQ52
DQ53
NC （ A13 ）
VDD
DM6/DQS15
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7/DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
注：引脚44 ， 45 ， 47 ， 49 ， 51 ， 134 ， 135 ， 140和144 NC （ “不 - 连接” ）在x64组织的非ECC
模块。
在网络连接霓虹灯技术
4
2002-09-10 （ rev.0.81 ）
HYS64/72D64000/128020GU-7/8-A
无缓冲DDR- SDRAM我模块
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
S0
DQS4
DM4/DQS13
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D0
的DQ
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D4
的DQ
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D1
的DQ
DQS5
DM5/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D5
的DQ
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D2
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D6
的DQ
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D3
的DQ
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D7
的DQ
*时钟布线
串行PD
SDA
SCL
A0
SA0
BA0 - BA1
A0 -A11, A12
V
DD,
V
DDQ
VREF
V
SS
V
DDID
BA0 ， BA1 ： SDRAM的D0 - D7
A0 - A11 ， A12 ： SDRAM的D0 - D7
RAS
D0 - D7
D0 - D7
D0 - D7
CAS
CKE0
WE
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D7
WE： SDRAM的D0 - D7
A1
SA1
A2
SA2
时钟
输入
*CK0/CK0
*CK1/CK1
*CK2/CK2
SDRAM的
2 SDRAM的
3 SDRAM的
3 SDRAM的
*每个时钟加载线
表/ W iring图
注意事项：
1. DQ到I / O接线如图recom-
修补，而是可以改变。
2. DQ / DQS / DM / CKE / S的关系必须
被保持，如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆。
4. VDDID表带连接
（对于存储设备VDD ， VDDQ ） ：
表带OUT （ OPEN ） ： VDD = VDDQ
框图：一是银行64M ×64 DDR- SDRAM我DIMM模块
HYS64D64000GU使用X8举办的SDRAM
在网络连接霓虹灯技术
5
2002-09-10 （ rev.0.81 ）
QQ：2880707522 复制
