200PIN DDR SDRAM的基础上512Mb的版本SO- DIMM内存模块。 （ TSOP ）
这海力士无缓冲型小外形双列直插式内存模块（ DIMM ）系列包括512兆的C版本。 DDR
SDRAM芯片中400mil TSOP上200PIN玻璃环氧基板II包。这种现代512MB 版本。基于无缓冲
SO-DIMM系列提供高性能8字节接口中的工业标准67.60毫米宽度的外形。这是
适用于简单的交换和补充。
特点
JEDEC标准的200针小型双列直插式
内存模块（ SO -DIMM ）
两行列64M ×64组织
2.6V
±
0.1V VDD和VDDQ电源供应
DDR400 ， 2.5V
±
0.2V的DDR333及以下
所有输入和输出都与SSTL_2兼容
接口
全差分时钟操作（ CK & / CK ）与
133/166/200MHz
DLL对齐DQ和DQS与CK过渡转型
可编程CAS延时： DDR266 （ 2 ， 2.5个时钟）
DDR333 （ 2.5时钟） ， DDR400 （ 3个时钟）
可编程的突发长度2 /4/8既
顺序和交错模式
数据奏和边沿对齐DQS中心对齐
DQS与数据输入
自动刷新和自刷新支持
8192刷新周期/ 64ms的
串行存在检测（ SPD ）与EEPROM
内置了512MB的DDR SDRAM的400万TSOP II
套餐
所有无铅产品（符合RoHS）
地址表
组织
256MB
512MB
32M ×64
64M ×64
秩
1
2
SDRAM的
32MB ×16
32MB ×16
排名第
DRAM的
4
8
＃行/行/列地址
13(A0~A12)/2(BA0,BA1)/10(A0~A9)
13(A0~A12)/2(BA0,BA1)/10(A0~A9)
刷新
法
8K / 64ms的
8K / 64ms的
性能
型号尾缀
速度斌
CL - tRCD-激进党
CL=3
最大时钟
频率
CL=2.5
CL=2
-D43
1
DDR400B
3-3-3
200
166
133
-J
DDR333
2.5-3-3
-
166
133
-H
DDR266B
2.5-3-3
-
133
133
单位
-
CK
兆赫
兆赫
兆赫
注意：
1. 2.6V
±
0.1V VDD和VDDQ电源的DDR400和2.5V
±
0.2V的DDR333及以下
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
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200PIN DDR SDRAM SO- DIMM内存模块
订购信息
产品型号
HYMD532M646C[L]P6-D43/J/H
HYMD564M646C[L]P6-D43/J/H
密度组织
256MB
512MB
32MB ×16
32MB ×16
排名第
DRAM的
4
8
材料
LEAD -FREE
1
↑
DIMM尺寸
67.60 X 31.75 X 3.8 [毫米
3
]
↑
ECC
支持
无
无
注意：
1. “无铅”产品含有按重量计铅小于0.1％ ，满足RoHS指令 - 请联系海力士的产品可用性。
*这些产品均采用HY5DU124 （ 8,16） 22C [L] TP ，海力士DDR SDRAM组件。
2006年修订版1.3 /二月
2
11
200PIN DDR SDRAM SO- DIMM内存模块
引脚说明
针
CK0 ， / CK0
/ CS0 ， / CS1
CKE0 ， CKE1
/ RAS ， / CAS ， / WE
A0 ~ A12
BA0 ， BA1
DQ0~DQ63
CB0~CB7
DQS0~DQS17
DM0~7
VDD
/ RESET
引脚说明
差分时钟输入
片选输入
时钟使能输入
赞扬设置输入
地址
银行地址
数据输入/输出
数据选通输入/输出
数据选通输入/输出
数据掩码
电源
复位使能
VDDQ
VSS
VREF
VDDSPD
SA0~SA2
SCL
SDA
WP
VDDID
DU
NC
FETEN
针
引脚说明
的DQ电源
地
基准电源
电源的防雷器
E
2
PROM的地址输入
E
2
PROM时钟
E
2
PROM的数据I / O
写保护标志
VDD识别标志
不要使用
无连接
FET启用
引脚分配
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
名字
VREF
DQ0
VSS
DQ1
DQS0
DQ2
VDD
DQ3
NC
/ RESET
VSS
DQ8
DQ9
DQS1
VDDQ
CK1*
/CK1*
VSS
DQ10
DQ11
CKE0
VDDQ
DQ16
DQ17
DQS2
VSS
A9
DQ18
A7
VDDQ
DQ19
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
名字
A5
DQ24
VSS
DQ25
DQS3
A4
VDD
DQ26
DQ27
A2
VSS
A1
CB0*
CB1*
VDD
DQS8
A0
CB2*
VSS
CB3*
BA1
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
名字
VDDQ
/ WE
DQ41
/ CAS
VSS
DQS5
DQ42
DQ43
VDD
/CS2*
DQ48
DQ49
VSS
CK2*
/CK2*
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NU
SDA
SCL
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
名字
VSS
DQ4
DQ5
VDDQ
DM0,DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1,DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
BA2*
DQ20
A12
VSS
DQ21
A11
DM2,DQS11
VDD
DQ22
A8
DQ23
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
名字
VSS
A6
DQ28
DQ29
VDDQ
DM3,DQS12
A3
DQ30
VSS
DQ31
CB4*
CB5*
VDDQ
CK0
/CK0
VSS
DM8,DQS17
A10
CB6*
VDDQ
CB7*
关键
VSS
DQ36
DQ37
VDD
DM4,DQS13
DQ38
DQ39
VSS
DQ44
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
名字
/ RAS
DQ45
VDDQ
/CS0
/CS1
DM5,DQS14
VSS
DQ46
DQ47
NC
VDDQ
DQ52
DQ53
A13
2
， NC
VDD
DM6
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7,DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
注意：
1. * ：这些引脚没有这个模块中使用。
2.引脚167是NC的256MB ， 512MB ，和1GB或A13为2GB模块。
2006年修订版1.3 /二月
3
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200PIN DDR SDRAM SO- DIMM内存模块
功能框图
256MB ， 32M ×64无缓冲SO -DIMM ： HYMD532M646C [L] P6
/S 0
DQS0
DM0
Q 00
Q 01
Q 02
Q 03
Q 04
Q 05
Q 06
Q 07
DQS1
DM1
Q 08
Q 09
Q 10
Q 11
Q 12
Q 13
问题14
问题15
DQS2
DM2
问题16
Q 17
Q 18
Q 19
Q 20
Q 21
Q 22
Q 23
DQS3
DM3
Q 24
Q 25
Q 26
Q 27
Q 28
Q 29
Q 30
Q 31
LD Q S
LDM
/S
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
D0
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DQS4
DM4
Q 32
Q 33
Q 34
Q 35
Q 36
Q 37
Q 38
Q 39
DQS5
DM5
Q 40
Q 41
Q 42
Q 43
Q 44
Q 45
Q 46
Q 47
DQS6
DM6
Q 48
Q 49
Q 50
Q 51
Q 52
Q 53
Q 54
Q 55
DQS7
DM7
Q 56
Q 57
Q 58
Q 59
Q 60
Q 61
Q 62
Q 63
LDQS
LD M
/S
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
D2
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
LD Q S
LDM
/S
LDQS
LD M
/S
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
UDQS
UDM
D1
D3
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
＃加利更低的O日战争遗留爆炸物ISE没有泰德， resisto VALU ES是220 + - 5 ％
B A 0 ， B A 1
A 0 ， A N
/ R A S
/ C A S
/ W ê
S.D。 R A M传 0 -D 3
S.D。 R A M传 0 -D 3
S.D。 R A M传 0 -D 3
S.D。 R A M传 0 -D 3
S.D。 R A M传 0 -D 3
S erial P雷森CE etecto
（S P D）
CK0
/ C 0 K
CK1
/ C K 1
CK2
/ C K 2
2 LO广告
SCL
SA0
SA1
SA2
A0
A1
A2
2 LO广告
0 LO广告
SDA
WP
CKE0
CKE1
VDD SPD
VREF
VDD
VSS
V D D ID
S.D。 R A M传 0 -D 3
.C 。
SPD
S.D。 R A M传D 0 -D 7
S.D。 R A M传D 0 -D 7
V D D的D V D D Q
S.D。 R A M传D 0 -D 7 ，S P（D）
S捕集装置：看N}÷ 4 TE
OTES ：
DQ瓦特iring米唉 iffer来回第m个在d escrib版的是个
生在G：怎么过DQ / DM / DQS relatio nship是
米AIN泰恩版的SH W N 。
V D D ID腕带共N N ectio N s个：
（ FO R M EM ORY evice V D D ，V D D Q）
S捕集装置 UT （O PEN） ： V D D = V D D Q
S中的陷阱（ CLO SED） ： V D D
≠
V D D Q
2006年修订版1.3 /二月
4
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200PIN DDR SDRAM SO- DIMM内存模块
功能框图
512MB ， 64M ×64无缓冲SO -DIMM ： HYMD564M646C [L] P6
/CS1
/CS0
DQS0
DM0
DQ00
DQ01
DQ02
DQ03
DQ04
DQ05
DQ06
DQ07
DQS1
DM1
DQ08
DQ09
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
LDQS
/ CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
LDQS / CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D0
I/O7
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D4
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
LDQS
/ CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
LDQS / CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D2
I/O7
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D6
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
LDQS
/ CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
LDQS / CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D1
I/O7
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D5
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
LDQS
/ CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
LDQS / CS
LDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D3
I/O7
UDQS
UDM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
D7
＃除非另有说明，电阻值是220 + - 5％
BA0-BA1
A0-AN
/ RAS
/ CAS
SDRAM芯片D0-D7
SDRAM芯片D0-D7
SDRAM芯片D0-D7
SDRAM芯片D0-D7
SCL
串行存在检测
（ SPD ）
CK0
/CK0
4载荷
SA0
SA1
SA2
A0
A1
A2
WP
/ WE
CKE0
CKE1
SDRAM芯片D0-D7
SDRAM的D0 -D3
SDRAM的D4 -D7
SDA
CK1
/CK1
CK2
/CK2
4载荷
0负载
VDD SPD
VREF
VDD
VSS
VDDID
SPD
SDRAM的DO- D7
SDRAM的DO- D7
VDD和VDDQ
SDRAM的DO- D7 ， SPD
表带：见注4
注意事项：
DQ的布线可以不同于在此所描述的
图：但是DQ / DM / DQS的关系是
保持如图所示。
VDDID表带连接：
（存储器器件VDD ， VDDQ ）
表带OUT （ OPEN ） ： VDD = VDDQ
表带（关闭） ： VDD
≠
VDDQ
2006年修订版1.3 /二月
5
QQ：2880707522 复制
