【HY5DV281622DT128M （ 8Mx16 ） GDDR SDRAMHY5DV281622D】,IC型号HY5DV281622DT-6,HY5DV281622DT-6 PDF资料,HY5DV281622DT-6经销商,ic,电子元器件-51电子网

HY5DV281622DT

128M （ 8Mx16 ） GDDR SDRAM

HY5DV281622DT

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士电子不承担任何

负责使用说明电路。没有专利许可。

修订版0.5 / 2003年8月

HY5DV281622DT

修订历史

调整

号

0.1

0.2

0.3

0.4

0.5

历史

确定初步规范

明确的目标AC，DC规格。

改变tCK_max 。 HY5DV281622DT -4 /5/6 ，从7.5ns到7.0ns的价值

而改变VDD / VDDQ最大范围HY5DV281622DT - 36分之33

在所有的频率改变tRAS_max值从120K到100K

草案日期

五月。 2002年

2002年11月

2003年2月

2003年08月

备注

修订版0.5 / 2003年8月

HY5DV281622DT

描述

海力士HY5DV281622是134217728位CMOS双数据速率（ DDR ）同步DRAM ，非常适用于

点至点的应用需要高带宽。

的力士8Mx16的DDR SDRAM提供参考的上升沿和下降沿完全同步操作

时钟。而所有地址和控制输入被锁止在CK的上升沿（下降沿将/ CK的边缘），数据

数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨

应受流水线和2位预取，以达到非常高的带宽。所有的输入和输出电压电平是兼容的

与SSTL_2 。

特点

3.3V为V

和2.5V的V

DDQ

电源

所有输入和输出都与SSTL_2兼容

接口

JEDEC标准400mil 66pin TSOP- II与0.65毫米

引脚间距

全差分时钟输入（ CK ， / CK ）操作

双倍数据速率接口

源同步 - 交易数据对齐

双向数据选通（ DQS ）

X16设备有2单字节宽数据选通信号（ LDQS ，

UDQS ）按每个X8 I / O

读取时的DQS边缘数据输出（边DQ）

在DQS数据输入中心的时候写（居中

DQ ）

数据（ DQ ）和写掩码（ DM）锁定在两个

数据选通信号的上升沿和下降沿

所有的地址和控制输入，除了数据，数据

选通和数据锁存口罩的上升沿

时钟

通过LDM和UDM写掩码字节控制

可编程/ CAS延迟四分之三支持

可编程的突发长度2 /4/8既

顺序和交错模式

内置4组操作与单脉冲/ RAS

tRAS的锁定功能的支持

自动刷新和自刷新支持

4096刷新周期/ 32ms的

全，半和匹配阻抗（弱）的力量

通过EMRS控制驱动器选项

订购信息

产品型号

HY5DV281622DT-33

HY5DV281622DT-36

HY5DV281622DT-4

HY5DV281622DT-5

HY5DV281622DT-6

修订版0.5 / 2003年8月

电源

时钟

频率

300MHz

最大数据速率

600Mbps/pin

550Mbps/pin

500Mbps/pin

400Mbps/pin

333Mbps/pin

接口

包

=3.3V

DDQ

=2.5V

275MHz

250MHz

200MHz

166MHz

SSTL-2

400mil 66pin

TSOP -II

HY5DV281622DT

引脚配置

DQ0

VDDQ

DQ1

DQ2

SSQ

DQ3

DQ4

DDQ

DQ5

DQ6

SSQ

DQ7

DDQ

LDQS

LDM

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

DQ15

SSQ

DQ14

DQ13

DDQ

DQ12

DQ11

SSQ

DQ10

DQ9

DDQ

DQ8

SSQ

UDQS

REF

UDM

/ CLK

CLK

CKE

A11

顶视图

400mil X 875mil

66针TSOP -II

0.65毫米引脚间距

行和列地址表

项

组织

行地址

列地址

银行地址

自动预充电标志

刷新

8Mx16

2M ×16× 4banks

A0 ~ A11

A0 ~ A8

BA0 ， BA1

A10

修订版0.5 / 2003年8月

HY5DV281622DT

引脚说明

针

CK ， / CK

TYPE

输入

描述

时钟： CK和/ CK是差分时钟输入。所有地址和控制输入信号

采样CK和/ CK下降沿的正面边缘的交叉。产量

（读）数据为参考和CK / CK的交叉（交叉的两个方向）。

时钟使能： CKE高激活，并且CKE低停用内部时钟信号，

装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源

向下和自刷新操作（所有银行闲置），或ACTIVE POWER DOWN （行

在任何银行ACTIVE ）。 CKE是同步的POWER DOWN进入和退出，自

刷新进入。 CKE是异步的自刷新退出，输出禁用。 CKE

必须保持高通量读取和写入访问。输入缓冲器，但不包括

CK ， / CK和CKE是在断电禁用。输入缓冲器，但不包括CKE是

在自刷新无效。 CKE是SSTL_2输入，但会检测LVCMOS低

Vdd的后级被应用。

芯片选择：启用或禁用除CK ， / CK ， CKE ， DQS和DM的所有输入。所有的COM

当CS注册的高要求主要屏蔽。 CS为外部银行的选择

系统与多家银行。 CS被认为是命令代码的一部分。

银行地址输入： BA0和BA1确定哪个银行的积极，读，写或PRE-

充电命令被应用。

地址输入：提供行地址为ACTIVE命令和列地址

和自动预充电位读/写命令，选择一个位置出来的

在各自的组存储器阵列。预充电命令时A10采样

确定是否预充电适用于一家银行（ A10 LOW）或所有银行（ A10

HIGH ）。如果只有一家银行被预充电，该行被选中BA0 ， BA1 。该

地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0

以及模式寄存器的模式寄存器设置命令时被加载BA1定义

（MRS或EMRS ）。

输入命令： / RAS ， / CAS和/ WE （连同/ CS ）定义的命令是

输入。

输入数据掩码： DM （ LDM ， UDM ）是输入掩码信号写入数据。输入数据是

在写访问被屏蔽时DM进行采样，以及输入数据高。

DM进行采样DQS的两边。虽然DM引脚的输入而已， DM装

匹配DQ和DQS装载。 LDM对应于DQ0 -Q7的数据; UDM corre-

sponds对DQ8 - Q15中的数据。

数据选通：输出与读出的数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。 LDQS对应于数据上

DQ0 -Q7 ; UDQS对应于DQ8 - Q15中的数据。

数据输入/输出引脚：数据总线

电源为内部电路和输入缓冲器。

电源的输出缓冲器，可抗噪性能。

参考电压输入端SSTL接口。

无连接。

CKE

输入

/ CS

输入

BA0 ， BA1

输入

A0 ~ A11

输入

/ RAS ， / CAS ， / WE

输入

LDM ， UDM

输入

LDQS ， UDQS

DQ0 DQ15

DDQ

SSQ

REF

I / O

供应

修订版0.5 / 2003年8月