256Mb的同步DRAM基于4M X 4Bank x16的I / O
256M （ 16Mx16bit ）海力士的SDRAM
内存
存储单元阵列
- 组织为4194304 ×16 4banks
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任
使用电路的说明。没有专利许可。
修订版1.2 / 2009年12月
1
111
同步DRAM内存的256Mbit
HY57V561620F （L ）， T（ P）系列
文档标题
的256Mbit （ 16M ×16）同步DRAM
修订历史
版本号
0.1
0.2
历史
最初的草案
定义：
当前值（页11 12 ）
1. Cerrect ：
1-1 。 4Banks X 2Mbits X32 -->
4Banks X 4Mbits X16 （订购
IN-
形成;页06 ） 。
1-2。 VDDQ / VSSQ ：
电源，输出缓冲器
（页08 ） 。
2.删除：
自动TCSR特别耗电功能（温度
补偿自刷新）和PASR （部分阵列自刷新） 。
3.定义：
AC运行试验条件和AC / DC输出负载电路
（第10页& 11 ） 。
前：
Vtt=1.4V
草案日期
2005年12月
2006年4月
备注
初步
初步
0.3
2006年6月
初步
Vtt=1.4V
RT=500
RT=50
产量
30pF
产量
Z0 = 50
30pF
DC输出负载电路
AC输出负载电路
修订版1.2 / 2009年12月
2
版本号
后：
历史
草案日期
备注
VTT =
1.4V
RT = 50
Ohom
产量
50pF
产量
Z0 = 50 Ohom
VTT =
1.4V
RT = 50
Ohom
50pF
0.3
DC输出负载电路
AC输出负载电路
2006年6月
初步
4.规格的变化：
4-1 。 IOH / IOL （第11页）
前： -2 / 2毫安-->后： -4 / 4毫安。
4-2 。 TDH ， TAH ， tCKH ，总胆固醇（第13页）
前： 1.0ns -->后： 0.8ns 。
1.删除
1-1 。 COMMAND真值表扩展模式寄存器
(Page15)
2.将
2-1 。 DQM真值表（第16页）
0.4
3. Specitication变化：
3-1 。 IDD6
前： 3 / 1.5毫安-->后： 2 / 1毫安
3-2 。 IDD3N
前： 25毫安-->后： 30毫安
3-3 。 tCHW / tCLW变化[ HY57V561620F （L ）， T（ P） -6x ]
前： 2.0ns -->后：为2.5ns
最终的版本。
1.更新
1-1 。订购信息表（第5页）
添加200Mhz的产品
1-2。直流特性II （第11页）
200Mhz的规格。额外
1-3。 AC特性I（第12页）
200Mhz的规格。额外
1-4 AC特性II （第13页）
200Mhz的规格。额外
2. Cerrect
HY57V561620FT - 6 -->
HY57V561620FLT-6
（订购信息。第5页）
1.2
修改（命令真值表/ P.15 ）
突发读取单个写： / WE
--> L
2009年12月
最终科幻
2006年6月
初步
1.0
2006年9月
最终科幻
1.1
2008年4月
最终科幻
111
同步DRAM内存的256Mbit
HY57V561620F （L ）， T（ P）系列
描述
海力士同步DRAM适合于它们使用的电池，如图片advaced消费者应用程序显示
播放器应用程序（数字静态照相机等）和便携式应用（便携式多媒体播放器和便携式音频
播放器）。此外，海力士的SDRAM用于高速消费应用。简称海力士同步DRAM ，一个类型的
DRAM可以运行在更高的时钟速度的内存。
海力士HY57V561620F （L ）T （ P）同步DRAM是268,435,456bit CMOS同步DRAM ，非常适合
消费者存储器的应用程序，需要大的存储密度和高带宽。它是作为4banks
的4,194,304 ×16的I / O 。
同步DRAM是工作于同步于输入时钟类型的DRAM 。海力士同步
在同步的DRAM锁存各控制信号在一个基本的输入时钟（CLK）和输入的上升沿/输出数据
与输入时钟（CLK） 。的地址线上的复用x16的复用的数据输入/输出信号
输入/输出总线。所有的命令被锁存同步于CLK的上升沿。
同步DRAM提供了可编程的读或写突发长度可编程突发长度： 1 ， 2 ， 4 ，
8个单元或整页。一种自动预充电功能可被使能，以提供一个自定时行预充电是
在突发的访问结束时启动。的同步DRAM采用内部流水线结构来实现
高速操作。此架构是compartible与预取结构的2n个规则，但它也可以使
列地址可以在每个时钟周期改变，实现了高速的，完全的随机访问。预充电1
银行在访问其他三家银行之一，将隐藏预充电周期，并提供无缝，高速，
randon访问操作。
读取和写入访问的海力士同步DRAM被爆导向;
存取开始在一个选定的位置，并继续为在一个编程的顺序位置的设定数量。
访问开始以积极的命令，然后接着读或写命令的登记。
注册与激活指令的地址位用来选择银行，该行是
访问。注册暗合了读或写命令的地址位用来选择银行，
起始列位置的突发访问。
所有的输入都是LVTTL兼容。设备将有一个V
DD
和V
DDQ
3.3V的电源（标称值） 。
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同步DRAM内存的256Mbit
HY57V561620F （L ）， T（ P）系列
256Mb的同步DRAM （ 16M ×16 ）的特点
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标准SDRAM协议
内部4bank操作
电源电压： V
DD
= 3.3V, V
DDQ
= 3.3V
所有器件引脚与LVTTL接口兼容
低电压接口，以减少I / O电源
8,192刷新周期/ 64ms的
的2个或3个可编程的CAS等待时间
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
- 1，2 ，4或8对交错突发
0
o
C ~
70
o
C
手术
封装类型： 54_Pin TSOPII （无铅，铅）
HY57V561620F （ L） TP系列
：无铅
HY57V561620F （L ）T系列
：引线
●
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订购信息
产品型号
HY57V561620FT-6
HY57V561620FT-H
HY57V561620FT-5
HY57V561620FLT-6
HY57V561620FLT-H
HY57V561620FLT-5
HY57V561620FTP-6
HY57V561620FTP-H
HY57V561620FTP-5
HY57V561620FLTP-6
HY57V561620FLTP-H
HY57V561620FLTP-5
时钟
频率
166MHz
133MHz
200MHz
166MHz
133MHz
200MHz
166MHz
133MHz
200MHz
166MHz
133MHz
200MHz
CAS
潜伏期
3
3
3
3
3
3
3
3
3
3
3
3
低
动力
正常
领导
免费
低
动力
3.3V
4Banks X 4Mbits
x16
LVTTL
正常
含铅
动力
电压
组织
接口
54Pin
TSOP
注意：
1. HY57V561620FT （ P）系列：普通电源
2. HY57V561620FLT （ P）系列：低功耗
3. HY57V561620F （L ）T系列：引线54Pin TSOPII
4. HY57V561620F （ L） TP系列：无铅54Pin
修订版1.2 / 2009年12月
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