HSP45106
引脚配置
84引脚PLCC
顶视图
C0
C1
C2
C3
C4
C5
C6
V
CC
C7
C8
C9
C10
C11
C12
C13
C14
C15
GND
A0
A1
A2
11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
天工
COS15
COS14
COS13
GND
COS12
COS11
COS10
COS9
COS8
COS7
COS6
COS5
COS4
V
CC
COS3
COS2
COS1
COS0
OEC
DACSTRB
PMSEL
MOD0
MOD1
MOD2
TEST
V
CC
WR
GND
CS
ENCFREG
ENOFREG
INHOFR
ENTIREG
INITTAC
ENPOREG
INPHAC
PACI
INITPAC
BINFMT
/串
V
CC
引脚说明
名字
V
CC
GND
C(15:0)
A(2:0)
CS
WR
CLK
ENPOREG
I
I
I
I
I
I
TYPE
+ 5V电源引脚。
地面上。
控制输入总线装载相位，频率，并进入PFCS定时器数据。 C0为LSB 。
地址引脚，用于选择的C目的地（ 15 ： 0 ）的数据（表2） 。 A0是LSB
片选（低电平有效） 。使数据通过WR写入控制寄存器。
写使能（低电平有效） 。数据移入由A （ 2 ： 0 ）选择寄存器的WR的上升沿，当CS
是低的。
时钟。所有的寄存器，除了控制寄存器时钟与WR ，是时钟（使能时）的上升沿
的CLK 。
相位偏移寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活时，作为其时钟芯片上后，
ENPOREG实现数据的时钟进入相位偏移寄存器。允许的ROM地址更新
不管ENPHAC的。
偏移频率寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活后，作为其时钟到
芯片， ENOFREG实现了数据的时钟到偏移频率寄存器。
中心频率寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活后，作为其时钟到
芯片， ENCFREG实现了数据的时钟到中心频率寄存器。
相位累加器寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活后，作为其时钟到
芯片， ENPHAC实现了数据的时钟为相位累加器寄存器。
定时器增量寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活后，作为其时钟到
芯片， ENTIREG实现了数据的时钟到定时器递增注册。
抑制偏移频率寄存器输出（低电平有效） 。由CLK登记在芯片上。当激活时，被后
时钟上的芯片， INHOFR归零从偏移频率登记到频率加法器的数据路径。新
数据仍然可以读入频率偏移寄存器。 INHOFR不影响该寄存器的内容。
初始化阶段累加器（低有效）。由CLK登记在芯片上。归零的反馈路径中的相位
累加器。不清除相位累加器寄存器。
调制控制输入。当与PMSEL线选择时，这些位加一个偏移量为0， 45 ， 90 ， 135 ，180，
225 ， 270 ，或315度到当前阶段（即，调制的输出）。低13比特的相位控制的
被设置为零。当相位偏移寄存器使能这些位注册。
描述
ENOFREG
ENCFREG
ENPHAC
ENTIREG
INHOFR
I
I
I
I
I
INITPAC
MOD（ 2：0 ）
I
I
2
OES
SIN15
SIN14
SIN13
GND
SIN12
SIN11
SIN10
SIN9
SIN8
SIN7
SIN6
SIN5
V
CC
SIN4
SIN3
SIN2
SIN1
SIN0
CLK
GND
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