HD74CDCV852
2.5 V PLL时钟缓冲器，用于DDR应用
ADE - 205-675C （ Z）
Rev.3
2002年12月
描述
该HD74CDCV852是一款高性能，低偏移，低抖动PLL时钟缓冲器。它是专门
专为DDR （双倍数据速率）系统板应用程序使用。
特点
专为DDR PC主板时钟缓冲
支持60 MHz至170 MHz工作频率范围
分配1至6差分时钟输出对
扩频时钟兼容
外部反馈引脚（ FBIN ）用于同步输出到时钟输入
支持2.5 V模拟电源（ AVDD ）和2.5 V的VDD
28PIN SSOP封装
支持输出使能由我
2
C
TM
程序设计
订购信息
套餐类型
SSOP -48引脚
封装代码
包
缩写
SS
TAPING
缩写（数量）
EL （ 1000个/卷）
部件名称
HD74CDCV852SSEL
注：请咨询售楼处为上述方案的可用性。
注：我
2
C是飞利浦公司的商标。
HD74CDCV852
关键的特定连接的阳离子
电源电压： VDD = AVDD = 2.5 V± 0.2 V
输出时钟周期周期抖动= ± 75 ps的
输出时钟引脚对引脚歪斜= 100ps的最大
功能表
输入
AVDD
GND
GND
2.5 V （典型值）。
2.5 V （典型值）。
CLK
L
H
L
H
输出
*1
Yn
L
H
L
H
Yn
H
L
H
L
FBOUT
L
H
L
H
PLL
旁路/关
旁路/关
运行
运行
H：高层
L：低电平
2
注：1.差分时钟对（ Y [ 0 ： 5 ]
Y[0:5])
可以经由IC寄存器设置为高阻抗状态。
订正， 2002年12月， 16第2页
HD74CDCV852
引脚功能
引脚名称
AGND
AVDD
号
11
10
TYPE
地
动力
描述
模拟地。 AGND提供了接地参考
模拟电路。
模拟电源。 AVDD提供功率参考
模拟电路。此外， AVDD可以用来绕过
锁相环用于测试目的。当AVDD是绑在地上，
PLL被旁路和CLK直接缓冲到设备
输出。
时钟输入。 CLKIN提供时钟信号，以通过分发
在HD74CDCV852时钟缓冲器。 CLK被用来提供
参考信号的集成PLL，它产生时钟
输出信号。 CLK必须有一个固定的频率和固定的
相对于PLL以获得相位锁定。一旦电路
接通电源且有效的CLK信号被施加，一个稳定时间
到相位锁定反馈信号来是必需的锁相环其
参考信号。
反馈输入。 FBIN提供反馈信号给
内部PLL 。 FBIN必须被硬连线到FBOUT完成
该PLL 。集成的PLL同步CLKIN和FBIN等等
有名义上CLKIN之间的零相位误差
FBIN 。
反馈输出。 FBOUT专用于外部反馈。它
开关以相同的频率为时钟。当外部接线
到FBIN ， FBOUT完成PLL的反馈环路。
数据输入I C逻辑。
集成电阻上拉该引脚。 （ 120 kΩ的典型值）
时钟输入我
2
逻辑。
集成电阻上拉该引脚。 （ 120 kΩ的典型值）
地
电源
时钟输出。 （ +时钟）这些输出提供低偏移副本
的CLK 。
酒吧时钟输出。 （ - 时钟）这些输出提供低偏移
CLK的副本。
不要连接任何VDD或GND 。
2
CLKIN
8
输入
FBIN
20
输入
FBOUT
19
产量
SDATA
SCLK
GND
VDD
Y
Y
NC
22
7
6, 15, 28
3, 12, 23
2, 4, 13,
17, 24, 26
1, 5, 14,
16, 25, 27
9, 18, 21
输入
输入
地
动力
产量
产量
NC
订正， 2002年12月， 16第4页
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