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HD74CDCF2510B
140 MHz时, 0 85 ° C操作
3.3 -V锁相环时钟驱动器
ADE - 205-225F ( Z)
第7位。版
2000年1月
描述
该HD74CDCF2510B是一款高性能,低偏移,低抖动锁相环时钟驱动器。它使用了
锁相回路(PLL ),以精确地对准,在频率和相位,所述反馈( FBOUT )输出到
时钟(CLK)的输入信号。它是专为与同步DRAM中使用而设计的。该
HD74CDCF2510B工作在3.3 V V
CC
与设计用于驱动高达每输出5个时钟负载。
产出的银行提供10低偏移,低抖动的时钟输入的副本。输出信号的占空比为
调整为在所述输入时钟独立于占空比的50%。可以启用的输出银行或
通过控制( G)输入无效。当对G输入为高电平时,输出在相位和频率切换
与CLK ;当对G输入为低电平时,输出被禁止在逻辑低状态。
含锁相环与许多产品, HD74CDCF2510B不需要外部RC网络。
为PLL环路滤波器是包含在芯片上,减少了元件数量,电路板空间和成本。
因为它是基于锁相环电路, HD74CDCF2510B需要一个稳定时间以实现相位锁
反馈信号与参考信号的。此稳定时间是必需的,下列功率和
应用一个固定频率,在CLK的固定相位信号,以及下列任何改变PLL
参考或反馈信号。该PLL可以通过捆扎AV绕过用于测试目的
CC
到地面。
特点
支持PC133和满足“PC SDRAM DIMM登记规范修订版1.1 ”
锁相同步DRAM应用循环时钟分配
外部反馈( FBIN )引脚用于同步输出到时钟输入
无需外部RC网络所需
支持扩频时钟( SSC )合成器
支持频率高达140 MHz的
0 85 ° C的工作范围
HD74CDCF2510B
功能表
输入
G
X
L
H
H:
L:
X:
高层
低层
非物质
CLK
L
H
H
输出
1Y (0:9)
L
L
H
FBOUT
L
H
H
管脚配置
AGND 1
V
CC
2
24 CLK
23 AV
CC
22 V
CC
21 1Y9
20 1Y8
19 GND
18 GND
17 1Y7
16 1Y6
15 1Y5
14 V
CC
13 FBIN
1Y0 3
1Y1 4
1Y2 5
GND
6
7 GND
1Y3 8
1Y4
9
V
CC
10
G 11
FBOUT 12
( TOP VIEW )
2
HD74CDCF2510B
绝对最大额定值
电源电压
输入电压
*1
符号
V
CC
V
I
V
O
I
IK
I
OK
I
O
I
CC
还是我
GND
P
T
T
英镑
评级
-0.5到4.6
-0.5 6.5
单位
V
V
条件
输出电压
*1, 2
输入钳位电流
输出钳位电流
连续输出电流
电源电流
最大功率耗散
在TA = 55 ° C(在静止空气中)
*3
储存温度
注意事项:
-0.5到V
CC
+0.5 V
–50
±50
±50
±100
0.7
-65到+150
mA
mA
mA
mA
W
°C
V
I
& LT ; 0
V
O
& LT ; 0或V
O
& GT ; V
CC
V
O
= 0至V
CC
超出“绝对最大额定值”所列的应力可能会造成永久性的损害
到设备。这些压力额定值只,设备的这些功能操作或
超出“推荐工作条件”下标明的任何其他条件不
暗示。暴露在绝对最大额定条件下长时间可能会影响
器件的可靠性。
1.输入和输出负电压的评分可以在输入和输出钳位超过
电流额定值得到遵守。
2.该值被限制在4.6V的最大。
3.最大的封装功耗采用150 ° C的结温计算
750密耳的电路板走线的长度。
推荐工作条件
电源电压
输入电压
符号最小值
V
CC
V
IH
V
IL
V
I
输出电流
I
I
0 1
工作温度
T
a
3.0
2.0
0
0
典型值
最大
3.6
0.8
V
CC
–12
12
85
°C
mA
单位
V
V
条件
注:未使用的输入必须保持高电平或低电平,以防止它们飘浮。
3
HD74CDCF2510B
逻辑图
G
11
3
4
5
8
9
1Y0
1Y1
1Y2
1Y3
1Y4
1Y5
1Y6
1Y7
1Y8
1Y9
FBOUT
15
16
17
CLK
FBIN
AV
CC
24
20
PLL
13
21
23
12
4
HD74CDCF2510B
引脚功能
引脚名称
CLK
24
TYPE
I
描述
时钟输入。 CLK提供时钟信号,以通过所述分布
HD74CDCF2510B时钟驱动器。 CLK被用来提供
参考信号的集成PLL,它产生时钟
输出信号。 CLK必须有一个固定的频率和固定的相位
对于PLL以获得相位锁定。一旦电路被加电
和一个有效的CLK信号被施加,需要一个稳定时间
PLL的相位锁定反馈信号到它的参考信号。
反馈输入。 FBIN提供反馈信号到内部
PLL 。 FBIN必须被硬连线到FBOUT完成了PLL 。该
集成的PLL同步的CLK和FBIN使得存在
CLK和FBIN间名义上的零相位误差。
输出组启用。 G是输出使能输出端1Y (0 :9)。
当G为低电平时,输出1Y ( 0 : 9 )禁用为逻辑低电平状态。
当G为高电平时,所有输出1Y ( 0 : 9 )已启用,切换时的
相同频率的CLK 。
反馈输出。 FBOUT专用于外部反馈。它
开关以相同的频率为时钟。当从外部连接到
FBIN , FBOUT完成PLL的反馈环路。
时钟输出。这些输出提供CLK的低偏移的副本。
输出银行1Y (0 :9)通过对G输入被使能。这些输出可以
被拉高对G控制输入禁止为逻辑低电平状态。
模拟电源。 AV
CC
提供用于所述功率参考
模拟电路。此外, AV
CC
可用于绕过锁相环
用于测试目的。当AV
CC
绑在地上, PLL是
旁路和CLK直接缓冲到该设备输出。
FBIN
13
I
G
11
I
FBOUT
12
O
1Y(0:9)
3, 4, 5, 8, 9, O
15, 16, 17,
20, 21
23
动力
AV
CC
AGND
V
CC
GND
1
地面模拟地。 AGND提供了接地参考
模拟电路。
电源
2 , 10,14, 22电
6, 7, 18,19
接地接地
5
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