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关于文件中提到的名字，如日立的变化
电气与日立XX ，瑞萨科技公司
三菱电气公司和日立公司的半导体业务转移到瑞萨
科技公司4月1日2003年这些操作包括微机，逻辑，模拟
和分立器件和存储器芯片比DRAM （闪速存储器，静态存储器等）等
因此，虽然日立，日立制作所，日立半导体，和其他日立牌
名称被提到的文件中，这些名称实际上已全部被改变成瑞萨
科技公司感谢您的理解。除了我们的企业商标，标识和
企业声明，没有改变任何已对文档的内容，并且
这些变化不构成任何改动文件本身的内容。
瑞萨科技公司主页： http://www.renesas.com
瑞萨科技公司
客户服务部
2003年4月1日
注意事项
保持安全第一在你的电路设计！
1.瑞萨科技公司提出的最大的努力使半导体产品更好
和更可靠的，但总是有麻烦可能与它们发生的可能性。麻烦
半导体可能导致人身伤害，火灾或财产损失。
记得让你的电路设计时，充分考虑到安全性给予，用适当的
例如（i ）替代的布置，辅助电路，（ⅱ）使用不易燃的材料或措施
（三）预防对任何故障或事故。
对于这些材料的注意事项
1.这些材料的目的是作为一个参考，帮助我们的客户在瑞萨的选择
科技公司的产品最适合客户的应用;不传达任何
在任何知识产权或任何其他权利的许可，属于瑞萨科技
公司或第三方。
2.瑞萨科技公司不承担任何对任何损害概不负责，或侵权
第三方的权利，对原产于使用任何产品数据，图，表，程序，算法，或
这些材料所含的电路应用实例。
3.包含在这些资料，包括产品数据，图，表，程序和所有信息
算法代表了在发布这些材料的时间对产品的信息，并
受瑞萨科技公司，恕不另行通知更改由于产品改进或
其他原因。因此，建议客户联系瑞萨科技公司
或经授权的瑞萨科技产品分销商的最新产品信息
在购买之前，这里所列的产品。
这里描述的信息可能包含技术错误或印刷错误。
瑞萨科技公司不承担任何损失，责任或其他损失不承担责任
从这些不准确或错误上升。
另请注意发布的瑞萨科技公司通过各种信息
意味着，包括瑞萨科技半导体首页
（ http://www.renesas.com ） 。
4.当使用任何包含在这些资料，包括产品数据，图形或所有信息，
图表，程序和算法，请务必之前评估的所有信息作为一个整体系统
制作上的信息和产品的适用性作出最后决定。瑞萨科技
公司不承担任何损失，责任或其他损失所产生的任何责任
此处包含的信息。
5.瑞萨科技半导体产品不是设计或在设备制造中使用
或根据情况使用的系统中，人的生命是潜在的威胁。请联系
瑞萨科技公司或瑞萨科技公司授权的产品销售商
考虑到产品的本文中的任何特定的目的，例如装置或使用时
系统运输，车辆，医疗，航空航天，核能，或海底中继器的使用。
6.瑞萨科技公司的事先书面批准，不得翻印或再现
全部或部分这些物料。
7.如果这些产品或技术受日本出口管制的限制，它们必须是
日本政府根据许可证出口，不能导入到其他国家
超过批准的目的地。
任何转移或再出口违反出口管制法律和日本及/或规例
被禁止的目的国。
8.请与瑞萨科技公司对这些材料或产品的进一步详细信息
包含在其中。
HD151BF854
2.5 V PLL时钟缓冲器，用于DDR应用
ADE - 205-696D （ Z）
初步
Rev.4
2003年1月
描述
该HD151BF854是一款高性能，低偏移，低抖动PLL时钟缓冲器。它是专门
专为DDR （双倍数据速率） PC主板应用程序使用。
特点
专为DDR200 / 266 / 400分之333 PC主板时钟缓冲
支持60 MHz至210 MHz工作频率范围
分配五点五十九差分时钟输出对
扩频时钟兼容
外部反馈引脚（ FBIN ）用于同步输出到时钟输入
支持2.5 V模拟电源（ AVDD ）和2.5 V的VDD
订购信息
套餐类型
SSOP -28引脚
封装代码
SSOP-28
包
缩写
SS
TAPING
缩写（数量）
EL （ 1000个/卷）
部件名称
HD151BF854SSEL
注：请咨询售楼处为上述方案的可用性。
HD151BF854
关键的特定连接的阳离子
电源电压： VDD = AVDD = 2.5 V± 0.2 V
输出时钟周期周期抖动= ± 75 ps的
输出时钟引脚对引脚歪斜= 150 PS
功能表
输入
AVDD
GND
GND
2.5 V （典型值）。
2.5 V （典型值）。
H：高层
L：低电平
CLK
L
H
L
H
输出
Yn
L
H
L
H
Yn
H
L
H
L
FBOUT
L
H
L
H
PLL
旁路/关
旁路/关
运行
运行
1版， 2003年1月，第11页2
HD151BF854
2.5 V PLL时钟缓冲器，用于DDR应用
REJ03D0809-0500
（上一个： ADE- 205-696D ）
Rev.5.00
2006年4月7日
描述
该HD151BF854是一款高性能，低偏移，低抖动PLL时钟缓冲器。它是专门设计用于
与DDR （双倍数据速率） PC主板的应用程序。
特点
专为DDR200 / 266 / 400分之333 PC主板时钟缓冲
支持60 MHz至210 MHz工作频率范围
分配五点五十九差分时钟输出对
扩频时钟兼容
外部反馈引脚（ FBIN ）用于同步输出到时钟输入
支持2.5 V模拟电源（ AVDD ）和2.5 V的VDD
订购信息
部件名称
套餐类型
SSOP -28引脚
封装代码
（以前的代码）
PRSP0028JA-A
(FP-28DSAV)
SS
包
缩写
大坪缩写
（数量）
EL （ 1000个/卷）
HD151BF854SSEL
关键的特定连接的阳离子
电源电压： VDD = AVDD = 2.5 V± 0.2 V
输出时钟周期周期抖动= ± 75 ps的
输出时钟引脚对引脚歪斜= 150 PS
功能表
输入
AVDD
GND
GND
2.5 V （典型值）。
2.5 V （典型值）。
H：高层
L：低电平
CLK
L
H
L
H
Yn
L
H
L
H
输出
Yn
H
L
H
L
FBOUT
L
H
L
H
PLL
旁路/关
旁路/关
运行
运行
Rev.5.00 2006年4月7日第1页7
HD151BF854
管脚配置
Y0
1
Y0 2
VDD 3
Y1 4
Y1
5
GND 6
NC 7
CLKIN 8
NC 9
AVDD 10
AGND 11
VDD 12
Y2 13
Y2
14
28 GND
27
Y5
26 Y5
25
Y4
24 Y4
23 VDD
22 NC
21 NC
20 FBIN
19 FBOUT
18 NC
17 Y3
16
Y3
15 GND
（ TOP VIEW ）
引脚功能
引脚名称
AGND
AVDD
号
11
10
TYPE
地
动力
描述
模拟地。 AGND为模拟电路的接地参考。
模拟电源。 AVDD提供用于模拟功率参考
电路。此外， AVDD可以用于绕过锁相环用于测试目的。
当AVDD绑在地上， PLL被旁路， CLK缓冲
直接向设备输出。
时钟输入。 CLKIN提供时钟信号由被分发
HD151BF854时钟缓冲器。 CLK被用来提供基准信号的
集成PLL，它产生时钟输出信号。 CLK必须有一个
固定频率和固定相位的锁相环，以获得相位锁定。一旦
电路被加电和有效的CLK信号被施加，一个稳定时间是
到相位锁定反馈信号到它的基准信号所需的锁相环。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN
必须被硬连线到FBOUT完成了PLL 。集成的PLL
同步CLKIN和FBIN使得存在标称零相位误差
与CLKIN和FBIN 。
反馈输出。 FBOUT专用于外部反馈。它在切换
频率相同的CLK 。当从外部连接到FBIN ， FBOUT
完成PLL的反馈环路。
地
电源
时钟输出。 （ +时钟）这些输出提供CLK的低偏移的副本。
酒吧时钟输出。 （ - 时钟）这些输出提供CLK的低偏移的副本。
不要连接任何VDD或GND 。
CLKIN
8
输入
FBIN
20
输入
FBOUT
19
产量
GND
VDD
Y
Y
NC
6, 15, 28
3, 12, 23
2, 4, 13,
17, 24, 26
1, 5, 14,
16, 25, 27
地
动力
产量
产量
7 ， 9 ， 18 ， 21 ，NC
22
Rev.5.00 2006年4月7日第2 7
HD151BF854
逻辑图
2
1
Y0
Y0
AV
DD
10
TEST
逻辑
4
5
Y1
Y1
13
14
Y2
Y2
17
16
Y3
Y3
24
25
Y4
Y4
CLKIN
8
PLL
26
27
Y5
Y5
FBIN
20
19
FBOUT
注：所有输入和输出都与V相关
DDQ
= 2.5 V.
绝对最大额定值
项
电源电压
输入电压
输出电压*
输入钳位电流
输出钳位电流
连续输出电流
最大功率耗散
在TA = 55 ° C（在静止空气中）
储存温度
注意事项：
1
符号
VDD
V
IC
V
I
V
O
I
IK
I
OK
I
O
评级
-0.5到3.6
-0.5到3.6
-0.5 VDD + 0.5
-0.5 VDD + 0.5
–50
–50
±50
0.7
单位
V
V
V
V
mA
mA
mA
W
条件
CLKIN
V
I
＆ LT ; 0
V
O
＆ LT ; 0
V
O
= 0到VDD
T
英镑
-65到+150
°
C
超出“绝对最大额定值”，强调可能会造成永久性损坏设备。
这些压力额定值只，设备的这些功能操作或以后的任何其他条件
这些“推荐工作条件”下，表示是不是暗示。暴露在绝对最大
长时间在额定条件下可能影响器件的可靠性。
1.输入和输出负电压额定值可能会超过如果输入和输出钳位电流额定值
被观察到。
Rev.5.00 2006年4月7日第3页7
HD151BF854
推荐工作条件
项
电源电压
输出电源电压
直流输入信号电压
高电平输入电压
高电平输入电压
低电平输入电压
输出差分交叉点电压
输出电流
输入时钟转换率
工作温度
符号
AVDD
VDD
V
IH
V
IH
V
IL
V
OX
I
OH
I
OL
SR
T
a
民
2.3
2.3
–0.3
1.7
1.7
–0.3
0.5×VDD
–0.2
—
—
1
0
典型值
2.5
2.5
—
—
—
—
—
—
—
—
—
最大
2.7
2.7
VDD+0.3
3.6
VDD+0.3
0.7
0.5×VDD
+0.2
–12
12
—
70
单位
V
V
V
V
V
V
V
mA
V / ns的
°
C
条件
所有引脚
CLKIN
FBIN
CLKIN ， FBIN
注：未使用的输入必须保持高电平或低电平，以防止它们飘浮。
电气特性
项
输入钳位电压
（所有输入）
输出电压
符号
V
IK
V
OH
V
OL
输入电流
模拟电源电流
动态电源电流
输入电容*
三角洲输入电容*
2
2
民
—
VDD–0.2
典型*
1
—
—
—
—
—
—
—
250
—
—
最大
–1.2
—
VDD
0.2
0.6
10
12
300
3.5
0.25
单位
V
V
测试条件
I
I
= -18毫安， VDD = 2.3 V
I
OH
= -100 μA ， VDD = 2.3 2.7 V
I
OH
= -12毫安， VDD = 2.3 V
I
OL
= 100 μA ， VDD = 2.3 2.7 V
I
OL
= 12 mA时， VDD = 2.3 V
V
I
= 0 V或2.7 V ，
VDD = 2.7 V ， CLKIN ， FBIN
VDD = AVDD = 2.7 V ，
170兆赫
VDD = AVDD = 2.7 V ， 170兆赫，
所有YN ，
YN ，
=打开
CLKIN和FBIN
I
I
AI
CC
DI
CC
C
I
C
Di
1.7
—
—
–10
—
—
2.5
–0.25
A
mA
mA
pF
pF
注：1.对于显示为最小值或最大值的条件下，利用在推荐工作中指定合适的值
条件。
2.目标设计的，而不是100 ％生产测试。
Rev.5.00 2006年4月7日第4 7
HD151BF854
开关特性
TA = 25 ℃， VDD = AVDD = 2.5V
民
典型值
最大
单位
测试条件&注意事项
周期抖动
—
|75|
—
ps
*7,
8
半周期抖动
—
|120|
—
ps
*8
循环周期抖动
—
|75|
—
ps
静态相位偏移
—
|150|
—
ps
*4,
5
输出时钟歪斜
—
150
—
ps
工作时钟频率
60
—
210
兆赫
*1,
2
应用时钟频率
80
166
210
兆赫
*1,
3
压摆率
1.0
—
2.0
V / ns的
20 ％至80％
稳定时间
—
—
0.1
ms
*6
注：设计目标，而不是100 ％生产测试。
1. PLL必须能够处理扩频诱导的歪斜。 （该规范这个频率
调制可以在最新的Intel PC100注册DIMM规范中找到）
2.工作时钟频率指示的范围超过该PLL必须能够锁定的，但其中不
以满足其他时序参数要求。 （用于低速系统的调试。 ）
3.应用的时钟频率指示范围该PLL必须满足所有的时序参数。
4.假设等于导线长度和加载时钟输出和反馈路径上。
5.静态相位偏移不包括抖动。
6.稳定时间是获得相位锁定它的反馈信号所需的集成的PLL电路的时间
它是开机后的参考信号。
7.周期抖动限定在时钟周期的最大变化，围绕标称时钟周期。
8.周期抖动和半周期抖动互为必须独立地遇到单独规格。
项
符号
t
每
t
HPER
t
CC
t
SPE
t
sk
f
CLK （ O）
f
CLK （ A）
Rev.5.00 2006年4月7日第5 7
QQ：2881677436 复制
