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标配2GB DDR3 SDRAM
标配2GB DDR3 SDRAM
无铅Free&Halogen免费
（符合RoHS ）
H5TQ2G43EFR-xxC
H5TQ2G83EFR-xxC
* SK海力士保留更改产品或规格，恕不另行通知。
修订版1.1 / 2013年4月
1
修订历史
版本号
0.1
0.2
1.0
1.1
历史
初始版本
IDD5B规范修改
1.0版本发布
编辑PKG尺寸
草案日期
2012年6月
2012年11月
2013年1月
2013年4月
备注
修订版1.1 / 2013年4月
2
描述
该H5TQ2G43EFR - XXC ， H5TQ2G83EFR - XXC是
2Gb
CMOS双数据速率III （ DDR3 ）同步
DRAM ，非常适合需要大存储密度和高主存储器的应用
带宽。 SK海力士2GB DDR3 SDRAM芯片提供参考上升和完全同步操作
在时钟的下降沿。而所有地址和控制输入被锁止在CK的上升沿
（属于CK的边缘） ，数据，数据选通信号和写数据掩码输入采样上升和
掉落它的边缘。的数据通路内部流水线和8位预取，以达到非常高的频带 -
宽度。
设备特点及订购信息
特点
VDD = VDDQ = 1.5V +/- 0.075V
全差分时钟输入（ CK ， CK ）操作
8banks
平均更新周期（的温度上限
0
o
C~ 95
o
C)
差分数据选通（ DQS ， DQS ）
- 7.8微秒的
0
o
C ~ 85
o
C
- 3.9
μs的85
o
C ~ 95
o
C
片上DLL对齐DQ ， DQS和DQS与CK过渡
过渡
JEDEC标准78ball FBGA （ X4 / X8 ）
DM口罩写入数据中的上升沿和下降沿
数据选通的边缘
所有的地址和控制输入数据以外的数据
选通信号和数据掩码锁存的上升沿
时钟
可编程CAS延时5 ， 6 ， 7 ， 8 ， 9 ， 10 ， 11 ， 13和
14支持
可编程附加延迟是0，CL -1和CL -2
支持
可编程CAS写入延迟（ CWL ） = 5 ， 6 ， 7 ， 8 ， 9 ，
10
可编程突发长度4/8既蚕食
顺序和交错模式
BL的飞行开关
选择EMRS驱动力
动态片上终端支持
异步复位引脚支持
ZQ校准支持
TDQS （终止数据选通）支持（ X8只）
写Levelization支持
8位预取
本产品符合RoHS指令。
修订版1.1 / 2013年4月
3
订购信息
产品型号
H5TQ2G43EFR-*xxC
H5TQ2G83EFR-*xxC
CON组fi guration
512M ×4
256M ×8
包
78ball FBGA
* XX表示速度等级斌
工作频率
频率〔MHz〕
GRADE
CL5
-G7
-H9
-PB
-RD
-TE
667
667
667
CL6
800
800
800
800
800
CL7
1066
1066
1066
1066
1066
CL8
1066
1066
1066
1066
1066
1333
1333
1333
1333
1333
1333
1333
1333
1600
1600
1600
1866
1866
2133
CL9
CL10
CL11
CL12
CL13
CL14
备注
修订版1.1 / 2013年4月
4
包装Ballout /机械尺寸
X4包装球出（顶视图） ： 78ball FBGA封装
1
A
B
C
D
E
F
G
H
J
K
L
M
N
VSS
VSS
VDDQ
VSSQ
VREFDQ
NC
ODT
NC
VSS
VDD
VSS
VDD
VSS
1
2
VDD
VSSQ
DQ2
NF
VDDQ
VSS
VDD
CS
BA0
A3
A5
A7
RESET
2
3
NC
DQ0
的DQ
的DQ
NF
RAS
CAS
WE
BA2
A0
A2
A9
A13
3
4
5
6
4
5
6
7
NF
DM
DQ1
VDD
NF
CK
CK
A10/AP
NC
A12/BC
A1
A11
A14
7
8
VSS
VSSQ
DQ3
VSS
NF
VSS
VDD
ZQ
VREFCA
BA1
A4
A6
A8
8
9
VDD
VDDQ
VSSQ
VSSQ
VDDQ
NC
CKE
NC
VSS
VDD
VSS
VDD
VSS
9
A
B
C
D
E
F
G
H
J
K
L
M
N
注意： NF（无功能） - 这适用于只在x4的配置中使用的球。
1 2 3
A
B
C
D
E
F
G
H
J
K
L
M
N
7 8 9
（顶视图：看穿包球）
填充球
球未填充
修订版1.1 / 2013年4月
5
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