初步
GS882Z18/36B-11/100/80/66
119焊球BGA
商用温度
工业级温度
特点
512K ×18和256K ×36配置
用户可配置流水线和流量通过模式
NBT （无总线转左右）功能，允许零等待
读 - 写 - 读总线利用率
完全引脚兼容，既流水线和流过
NtRAM ， NOBL 和ZBT SRAM的
IEEE 1149.1 JTAG兼容的边界扫描
片上写入奇偶校验;偶数或奇数可选择
ZQ模式引脚用户可选择的高/低输出驱动器
强度。
X16 / X32模式，具有片上奇偶校验编码和错误
发现
用2M ， 4M和16M器件引脚兼容
3.3 V +10 ％ / - 5 ％，核心供电
2.5 V或3.3 V的I / O供电
LBO引脚的直线或交错突发模式
字节写操作（ 9位字节）
3芯片使能轻松深度扩展信号
时钟控制，注册地址，数据和控制
ZZ引脚自动断电
JEDEC标准的119焊球BGA封装
-11
管道
3-1-1-1
流经
2-1-1-1
t
周期
t
KQ
I
DD
t
KQ
t
周期
I
DD
10纳秒
4.5纳秒
210毫安
11纳秒
15纳秒
150毫安
-100
10纳秒
4.5纳秒
210毫安
12纳秒
15纳秒
150毫安
-80
12.5纳秒
4.8纳秒
190毫安
14纳秒
15纳秒
130毫安
-66
15纳秒
5纳秒
170毫安
18纳秒
20纳秒
130毫安
8MB流水线和流量通过
100兆赫， 66兆赫
3.3 V V
DD
同步NBT SRAM的
2.5 V和3.3 V V
DDQ
功能说明
该GS882Z818 / 36B是8Mbit的同步静态SRAM 。
GSI的NBT SRAM的，像ZBT ， NtRAM ， NOBL或其他
流水线的读/双晚写或流经读/单
后期写的SRAM ，允许使用所有可用总线
带宽不再需要插入取消选择周期
当设备从切换的读写周期。
因为它是一种同步装置，地址，数据输入，并
读/写控制输入端上捕获的上升沿
输入时钟。突发顺序控制（ LBO）必须连接到电源
铁路正常运行。异步输入包括
休眠模式使能（ ZZ ）和输出使能。输出使能
用于改写输出的同步控制
司机把RAM的输出驱动器关闭，在任何时候。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的场外
通过异步SRAM芯片所需的写入脉冲的产生
并简化了输入信号的定时。
该GS882Z818 / 36B可由用户进行配置
工作在管道或流通方式。操作为
流水线同步装置中，除了在起立边沿
触发寄存器捕获输入信号，该装置
包括一个上升沿触发的输出寄存器。对于读
周期，流水线SRAM的输出数据由暂时存储
在访问周期内边沿触发的输出寄存器和
然后释放到输出驱动器的下一次上升边缘
时钟。
该GS882Z818 / 36B与GSI的实现高
高性能的CMOS技术，是在一个JEDEC-可用
标准的119焊球BGA封装。
流经流水线和NBT SRAM返回到回读/写周期
时钟
地址
读/写
A
R
B
W
Q
A
C
R
D
B
Q
A
D
W
Q
C
D
B
E
R
D
D
Q
C
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D
D
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E
流经
数据I / O
流水线
数据I / O
冯： 1.15 6/2001
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1998 ，千兆半导体公司
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
NOBL是赛普拉斯半导体公司的商标.. NtRAM是三星电子有限公司的注册商标.. ZBT是集成设备技术公司的商标。
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DDQ
NC
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DQ
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V
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DQ
D3
DQ
D4
NC
NC
V
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2
A
6
E
2
A
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DQ
PC9
DQ
C8
DQ
C7
DQ
C6
DQ
C5
V
DD
DQ
D5
DQ
D6
DQ
D7
DQ
D8
DQ
PD9
A
2
NC
TMS
3
A
7
A
4
A
3
V
SS
V
SS
V
SS
B
C
V
SS
DP
V
SS
B
D
V
SS
V
SS
V
SS
LBO
A
10
TDI
4
NC
ADV
V
DD
ZQ
E
1
G
A
17
W
V
DD
CK
NC
CKE
A
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0
V
DD
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TCK
5
A
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A
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A
14
V
SS
V
SS
V
SS
B
B
V
SS
QE
V
SS
B
A
V
SS
V
SS
V
SS
FT
A
12
TDO
6
A
9
E
3
A
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DQ
PB9
DQ
B8
DQ
B7
DQ
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DQ
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V
DD
DQ
A5
DQ
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DQ
A7
DQ
A8
DQ
PA9
A
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NC
NC
7
V
DDQ
NC
NC
DQ
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V
DDQ
DQ
B2
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NC
V
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NC
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NC
DQ
B6
V
DDQ
DQ
B8
NC
NC
NC
V
DDQ
2
A
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2
A
5
NC
DQ
B2
NC
DQ
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NC
V
DD
DQ
B5
NC
DQ
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NC
DQ
B9
A
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A
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A
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A
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SS
V
SS
V
SS
B
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SS
DP
V
SS
NC
V
SS
V
SS
V
SS
LBO
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ADV
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CKE
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V
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V
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NC
NC
NC
DQ
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GS882Z18 / 36 BGA引脚说明
引脚位置
P4 ， N4
A2，A3， A5，A6， B3，B5 ，C2，C3 ，C5
6 ， G 4 ，R 2， R 6 ，T3， T5
T4
T2, T6
T2, T6
K7， L7 ，N7， P7 ，K6， L6 ，M6 N6 ，P6
H7 ， G7 ， E7 ， D7 ， H6 ， G6 ， F6 ， E6 ， D6
H 1， G 1， E 1， D 1 ，H 2， G 2， F 2， E 2 ，D 2
K1， L1， N1 ，P1， K2 ，L 2， M 2 ，N 2， P 2
L5 ，G5 G3， L3的
P7， N6 ，L6， K7， H6， G7 ，F6， E7 ，D6
D 1， E 2 ，G 2， H 1， K 2 ，L 1， M2 ，N1， P2的
L5 ， G3
P6 ， N7 ， M6 ， L7 ， K6 ， H7 ， G6 ， E6 ， D7 ，
D2，E1 ，F2， G1， H2 ，K 1 ，L 2 ，N 2， P 1，
G5 ，L3 T4
K4
M4
H4
E4
B2
B6
F4
B4
T7
R5
R3
R7
J3
J5
D4
B1，C1， R1，T1 ，L4， B7 ，C7， U6
符号
A
0
, A
1
An
An
NC
An
DQ
A1
-DQ
PA9
DQ
B1
-DQ
PB9
DQ
C1
-DQ
PC9
DQ
D1
-DQ
PD9
B
A
, B
B
, B
C
, B
D
DQ
A1
-DQ
A9
DQ
B1
-DQ
B9
B
A
, B
B
NC
CK
CKE
W
E
1
E
2
E
3
G
ADV
ZZ
FT
LBO
PE
DP
QE
ZQ
NC
TYPE
I
I
I
—
I
I / O
I
I / O
I
—
I
I
I
I
I
I
I
I
I
I
I
I
I
O
I
—
描述
地址域的LSB和地址计数器的预置输入
地址输入
地址输入（ X36版）
无连接（ X36版）
地址输入（ X18版）
数据输入和输出引脚（ X36版）
字节写使能为DQ
A
， DQ
B
， DQ
C
， DQ
D
的I / O ;低电平有效（ X36版）
数据输入和输出引脚（ X18版）
字节写使能为DQ
A
， DQ
B
数据I / O的;低电平有效（ X18版）
无连接（ X18版）
时钟输入信号;高电平有效
时钟输入缓冲器使能;低电平有效
写使能，将所有启用的字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
芯片使能;低电平有效
输出使能;低电平有效
突发地址计数器提前实现;高电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
奇偶校验位使能;低电平有效（高= X16 / 32模式，低= X18 / 36模式）
数据奇偶校验模式输入; 1 =偶数， 0 =奇数
奇偶校验错误输出;开漏输出
FLXDrive输出阻抗控制
（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）
无连接
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GS882Z18 / 36 BGA引脚说明
引脚位置
U2
U3
U5
U4
J 2 ，C 4， J4 ，R 4， d 6
D3，E3 ，F3， H3 ，K3， M3 ，N3， P3 ，D5
E5， F5 ，H5， K5 ，M5， N5 ，P5
A 1， F 1 ，J 1 ， M 1， U 1 ，A7 ，F7， J7 ，M7
U7
符号
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
TYPE
I
I
O
I
I
I
I
描述
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
BPR2000.002.14
功能细节
时钟
时钟的无效置到达RAM中的内部电路使能（ CKE ）输入块的时钟输入。它可用于
暂停RAM的操作。如果不遵守时钟使能建立或保持要求，将导致运行不稳定。
管道模式读取和写入操作
所有输入（除输出允许，线性突发顺序和休眠）的同步时钟的上升沿。单曲循环
读取和写入操作必须使用前进/负载引脚（ ADV ）启动保持为低电平，以加载新的地址。设备
激活是通过确认所有三个芯片使能输入完成（E
1
, E
2,
与ê
3
） 。的使能任一项的无效
输入将停用的设备。
功能
读
写字节??一??
写字节“B”
写字节“C”
写字节“D”
写的所有字节
写入中止/ NOP
W
H
L
L
L
L
L
L
B
A
X
L
H
H
H
L
H
B
B
X
H
L
H
H
L
H
B
C
X
H
H
L
H
L
H
B
D
X
H
H
H
L
L
H
开始读操作时，同时满足下列条件时时钟的上升沿： CKE为低电平时，所有三个
芯片使能（ E1，E2和E3 ）是活动的，在写使能输入信号W置为无效高电平，并且ADV被置为低电平。地址
呈现给所述地址输入锁存到地址寄存器，并提交给存储器核心和控制逻辑。控制
逻辑确定读访问过程中，允许所请求的数据传播到输出寄存器的输入端。在
时钟的下一个上升沿的读数据被允许通过输出寄存器和到输出引脚传播。
发生写操作时，所选择的RAM ， CKE是积极的写输入采样为低电平，在时钟的上升沿。
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119焊球BGA
商用温度
工业级温度
特点
512K ×18和256K ×36配置
用户可配置流水线和流量通过模式
NBT （无总线转左右）功能，允许零等待
读 - 写 - 读总线利用率
完全引脚兼容，既流水线和流过
NtRAM ， NOBL 和ZBT SRAM的
IEEE 1149.1 JTAG兼容的边界扫描
片上写入奇偶校验;偶数或奇数可选择
ZQ模式引脚用户可选择的高/低输出驱动器
强度。
X16 / X32模式，具有片上奇偶校验编码和错误
发现
用2M ， 4M和16M器件引脚兼容
3.3 V +10 ％ / - 5 ％，核心供电
2.5 V或3.3 V的I / O供电
LBO引脚的直线或交错突发模式
字节写操作（ 9位字节）
3芯片使能轻松深度扩展信号
时钟控制，注册地址，数据和控制
ZZ引脚自动断电
JEDEC标准的119焊球BGA封装
-11
管道
3-1-1-1
流经
2-1-1-1
t
周期
t
KQ
I
DD
t
KQ
t
周期
I
DD
10纳秒
4.5纳秒
210毫安
11纳秒
15纳秒
150毫安
-100
10纳秒
4.5纳秒
210毫安
12纳秒
15纳秒
150毫安
-80
12.5纳秒
4.8纳秒
190毫安
14纳秒
15纳秒
130毫安
-66
15纳秒
5纳秒
170毫安
18纳秒
20纳秒
130毫安
8MB流水线和流量通过
100兆赫， 66兆赫
3.3 V V
DD
同步NBT SRAM的
2.5 V和3.3 V V
DDQ
功能说明
该GS882Z818 / 36B是8Mbit的同步静态SRAM 。
GSI的NBT SRAM的，像ZBT ， NtRAM ， NOBL或其他
流水线的读/双晚写或流经读/单
后期写的SRAM ，允许使用所有可用总线
带宽不再需要插入取消选择周期
当设备从切换的读写周期。
因为它是一种同步装置，地址，数据输入，并
读/写控制输入端上捕获的上升沿
输入时钟。突发顺序控制（ LBO）必须连接到电源
铁路正常运行。异步输入包括
休眠模式使能（ ZZ ）和输出使能。输出使能
用于改写输出的同步控制
司机把RAM的输出驱动器关闭，在任何时候。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的场外
通过异步SRAM芯片所需的写入脉冲的产生
并简化了输入信号的定时。
该GS882Z818 / 36B可由用户进行配置
工作在管道或流通方式。操作为
流水线同步装置中，除了在起立边沿
触发寄存器捕获输入信号，该装置
包括一个上升沿触发的输出寄存器。对于读
周期，流水线SRAM的输出数据由暂时存储
在访问周期内边沿触发的输出寄存器和
然后释放到输出驱动器的下一次上升边缘
时钟。
该GS882Z818 / 36B与GSI的实现高
高性能的CMOS技术，是在一个JEDEC-可用
标准的119焊球BGA封装。
流经流水线和NBT SRAM返回到回读/写周期
时钟
地址
读/写
A
R
B
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Q
A
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流经
数据I / O
流水线
数据I / O
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SS
V
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SS
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B
D
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V
SS
V
SS
LBO
A
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4
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ADV
V
DD
ZQ
E
1
G
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DD
NC
DQ
A3
NC
DQ
A2
NC
A
13
A
18
NC
7
V
DDQ
NC
NC
NC
DQ
A8
V
DDQ
DQ
A6
NC
V
DDQ
DQ
A4
NC
V
DDQ
NC
DQ
A1
PE
ZZ
V
DDQ
冯： 1.15 6/2001
3/34
1998 ，千兆半导体公司
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com
初步
.
GS882Z18/36B-11/100/80/66
GS882Z18 / 36 BGA引脚说明
引脚位置
P4 ， N4
A2，A3， A5，A6， B3，B5 ，C2，C3 ，C5
6 ， G 4 ，R 2， R 6 ，T3， T5
T4
T2, T6
T2, T6
K7， L7 ，N7， P7 ，K6， L6 ，M6 N6 ，P6
H7 ， G7 ， E7 ， D7 ， H6 ， G6 ， F6 ， E6 ， D6
H 1， G 1， E 1， D 1 ，H 2， G 2， F 2， E 2 ，D 2
K1， L1， N1 ，P1， K2 ，L 2， M 2 ，N 2， P 2
L5 ，G5 G3， L3的
P7， N6 ，L6， K7， H6， G7 ，F6， E7 ，D6
D 1， E 2 ，G 2， H 1， K 2 ，L 1， M2 ，N1， P2的
L5 ， G3
P6 ， N7 ， M6 ， L7 ， K6 ， H7 ， G6 ， E6 ， D7 ，
D2，E1 ，F2， G1， H2 ，K 1 ，L 2 ，N 2， P 1，
G5 ，L3 T4
K4
M4
H4
E4
B2
B6
F4
B4
T7
R5
R3
R7
J3
J5
D4
B1，C1， R1，T1 ，L4， B7 ，C7， U6
符号
A
0
, A
1
An
An
NC
An
DQ
A1
-DQ
PA9
DQ
B1
-DQ
PB9
DQ
C1
-DQ
PC9
DQ
D1
-DQ
PD9
B
A
, B
B
, B
C
, B
D
DQ
A1
-DQ
A9
DQ
B1
-DQ
B9
B
A
, B
B
NC
CK
CKE
W
E
1
E
2
E
3
G
ADV
ZZ
FT
LBO
PE
DP
QE
ZQ
NC
TYPE
I
I
I
—
I
I / O
I
I / O
I
—
I
I
I
I
I
I
I
I
I
I
I
I
I
O
I
—
描述
地址域的LSB和地址计数器的预置输入
地址输入
地址输入（ X36版）
无连接（ X36版）
地址输入（ X18版）
数据输入和输出引脚（ X36版）
字节写使能为DQ
A
， DQ
B
， DQ
C
， DQ
D
的I / O ;低电平有效（ X36版）
数据输入和输出引脚（ X18版）
字节写使能为DQ
A
， DQ
B
数据I / O的;低电平有效（ X18版）
无连接（ X18版）
时钟输入信号;高电平有效
时钟输入缓冲器使能;低电平有效
写使能，将所有启用的字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
芯片使能;低电平有效
输出使能;低电平有效
突发地址计数器提前实现;高电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
奇偶校验位使能;低电平有效（高= X16 / 32模式，低= X18 / 36模式）
数据奇偶校验模式输入; 1 =偶数， 0 =奇数
奇偶校验错误输出;开漏输出
FLXDrive输出阻抗控制
（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）
无连接
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GS882Z18/36B-11/100/80/66
GS882Z18 / 36 BGA引脚说明
引脚位置
U2
U3
U5
U4
J 2 ，C 4， J4 ，R 4， d 6
D3，E3 ，F3， H3 ，K3， M3 ，N3， P3 ，D5
E5， F5 ，H5， K5 ，M5， N5 ，P5
A 1， F 1 ，J 1 ， M 1， U 1 ，A7 ，F7， J7 ，M7
U7
符号
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
TYPE
I
I
O
I
I
I
I
描述
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
BPR2000.002.14
功能细节
时钟
时钟的无效置到达RAM中的内部电路使能（ CKE ）输入块的时钟输入。它可用于
暂停RAM的操作。如果不遵守时钟使能建立或保持要求，将导致运行不稳定。
管道模式读取和写入操作
所有输入（除输出允许，线性突发顺序和休眠）的同步时钟的上升沿。单曲循环
读取和写入操作必须使用前进/负载引脚（ ADV ）启动保持为低电平，以加载新的地址。设备
激活是通过确认所有三个芯片使能输入完成（E
1
, E
2,
与ê
3
） 。的使能任一项的无效
输入将停用的设备。
功能
读
写字节??一??
写字节“B”
写字节“C”
写字节“D”
写的所有字节
写入中止/ NOP
W
H
L
L
L
L
L
L
B
A
X
L
H
H
H
L
H
B
B
X
H
L
H
H
L
H
B
C
X
H
H
L
H
L
H
B
D
X
H
H
H
L
L
H
开始读操作时，同时满足下列条件时时钟的上升沿： CKE为低电平时，所有三个
芯片使能（ E1，E2和E3 ）是活动的，在写使能输入信号W置为无效高电平，并且ADV被置为低电平。地址
呈现给所述地址输入锁存到地址寄存器，并提交给存储器核心和控制逻辑。控制
逻辑确定读访问过程中，允许所请求的数据传播到输出寄存器的输入端。在
时钟的下一个上升沿的读数据被允许通过输出寄存器和到输出引脚传播。
发生写操作时，所选择的RAM ， CKE是积极的写输入采样为低电平，在时钟的上升沿。
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