GS840F18/32/36AT-7.5/8/8.5/10/12
TQFP
商用温度
工业级温度
特点
流经模式操作
3.3 V +10 ％ / - 5 ％，核心供电
2.5 V或3.3 V的I / O供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为交错流水线模式
字节写（ BW）和/或全局写（ GW ）的操作
常见的数据输入和数据输出
时钟控制，注册地址，数据和控制
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的100引脚TQFP
无铅100引脚TQFP封装
256K ×18 ， 128K ×32 ， 128K ×36
4MB同步突发静态存储器
7.5纳秒 - 12纳秒
3.3 V V
DD
3.3 V和2.5 V的I / O
连拍模式下，会产生后续的突发地址
在内部，并通过ADV控制。突发地址
计数器可以被配置成在计算的线性或
交错为了与线性突发顺序（ LBO ）的输入。该
突发功能不需要使用。新的地址可以被装载
在每一个周期用的芯片性能不劣化。
设计为兼容
对于突发的RAM JEDEC标准要求的FT模式引脚
选项（引脚14上的TQFP ） 。董事会用地流过突发
RAM的设计应采用V
SS
连接到FT销
位置，以确保最广泛的访问多个供应商
源。设计与FT引脚焊盘连接到低电平电路板可能
塞满了GSI的管线/流过可配置的突发
RAM中或通过或可配置的突发任何供应商的流程
SRAM 。设计与FT引脚位置颠簸接高电平或
浮动必须采用不可配置的流量通过突发
RAM ，这样的RAM ，以实现流过的功能。
字节写和全局写
通过使用字节写使能进行字节写操作
（BW）的输入与一个或多个单独的字节的写
信号（ Bx的） 。此外，全局写（ GW）是供
写的字节写入所有字节在同一时间，不管
控制输入。
睡眠模式
低功耗（休眠模式）通过断言实现
（高）的ZZ的信号，或通过停止时钟（CK） 。
在休眠模式下的内存数据将被保留。
核心和接口电压
该GS840F18 / 32 / 36A工作在3.3 V电源和
所有的输入/输出3.3 V - 2.5 V兼容。另
输出功率（V
DDQ
）引脚用于去耦输出噪声
从内部电路。
功能说明
应用
该GS840F18 / 32 / 36A是一种4718592位（ 4,194,304位为
X32版本）的高性能同步SRAM与2-
爆位地址计数器。虽然一个类型的原本
对于二级缓存的应用程序支持开发高
高性能CPU ，该装置现在发现应用
同步SRAM应用，从DSP主
存储网络芯片组的支持。该
GS840F18 / 32 / 36A可在一个JEDEC标准的100引脚
TQFP封装。
控制
地址，数据I / O的芯片使（E
1
, E
2
, E
3
） ，地址爆
控制输入（ ADSP ， ADSC ， ADV ）和写控制输入
（ Bx的，BW ， GW）是同步的，并通过一个控制
正边沿触发的时钟输入端（ CK） 。输出使能（ G）
和断电控制（ ZZ ）是异步输入。爆
周期可以与任何ADSP ADSC或输入来启动。在
参数简介
–7.5
-8
-8.5
-10
-12
溢流
t
KQ
7.5纳秒
8纳秒
8.5纳秒
10纳秒
12纳秒
通过TCYCLE 8.5纳秒
9 NS
10纳秒
12纳秒
15纳秒
2-1-1-1
I
DD
245毫安210毫安190毫安165毫安135毫安
冯： 1.09 10/2004
1/21
1999 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS840F18/32/36AT-7.5/8/8.5/10/12
GS840F18A 100引脚TQFP引脚
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
NC
V
DD
NC
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
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8
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256K ×18
10
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26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
NC
NC
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
A
NC
NC
V
DDQ
V
SS
NC
DQP
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
NC
NC
V
SS
V
DDQ
NC
NC
NC
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LBO
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
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1999 ， GSI技术
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GS840F18/32/36AT-7.5/8/8.5/10/12
GS840F32A 100引脚TQFP引脚
NC
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
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3
78
4
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5
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128K ×32
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25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
B
D
B
C
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
NC
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
NC
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LBO
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
A
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1999 ， GSI技术
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GS840F18/32/36AT-7.5/8/8.5/10/12
GS840F36A 100引脚TQFP引脚
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
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128K X 36
10
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20
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59
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57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
B
D
B
C
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
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LBO
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
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NC
A
A
A
A
A
A
A
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GS840F18/32/36AT-7.5/8/8.5/10/12
TQFP引脚说明
符号
A
0
, A
1
A
DQ
A
DQ
B
DQ
C
DQ
D
BW
B
A
, B
B
B
C
, B
D
CK
GW
E
1
, E
3
E
2
G
ADV
ADSP ， ADSC
ZZ
LBO
V
DD
V
SS
V
DDQ
NC
TYPE
I
I
I / O
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
—
描述
地址域的LSB和地址计数器的预置输入
地址输入
数据输入和输出引脚
字节写，将所有启用的字节;低电平有效
字节写使能为DQ
A
， DQ
B
数据I / O的;低电平有效
字节写使能为DQ
C
， DQ
D
数据I / O的;低电平有效
时钟输入信号;高电平有效
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
输出使能;低电平有效
突发地址计数器提前实现;低电平有效
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
线性突发顺序模式;低电平有效
核心供电
I / O和核心地
输出驱动器电源
无连接
冯： 1.09 10/2004
5/21
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