GENLINX

II

GS9020

串行数字视频输入处理器

数据表

特点

与SMPTE 259M完全兼容

自动标准操作， 540MHz

嵌入式EDH和数据处理核心

可选的遍历或重新序列化EDH-

处理串行输出

噪声免疫HVF定时信号输出

可配置FIFO复位脉冲清除

下游的FIFO

ANC头和TRS -ID校正的所有标准

用户控制输出消隐

ITU -R - 601的输出削波的有效图像区

辅助数据指示

低功耗系统

可选的IC接口或8位并行端口进行访问

到EDH标志和器件配置位

也可在专用引脚EDH标志

无缝标志映射到GS9021 EDH协处理器

80引脚LQFP

应用

SMPTE 259M串行数字接收机，用于复合材料和

组件包括标准的4：4 ： 4 ： 4的540MB / s的

EDH处理;噪声免疫数字同步和定时

生成;高性价比EDH插入和检查

串行路由和分发应用。

描述

该GS9020是专门为反序列化SMPTE

259M串行数字信号。包含错误检测的

和处理（EDH ）保证了数据的完整性是

从串行数字接口（ SDI）的接收。内部75Ω

终端电阻允许INTERLINX 无缝

与GS9035时钟恢复器或GS9025连接

接收机，从而提供了一个完整的，高性能，

与EDH数字视频输入处理器，数字信号同步

代，和其它系统功能。

该GS9020还包括一个并行至串行转换器和

NRZI加扰器提供重新序列化，符合EDH

数据输出。该EDH核心实现EDH插入和

根据SMPTE RP- 165的提取。该核心还

产生噪声的免疫定时信号，如水平

同步，场消隐，场ID和辅助数据

识别。它还提供了许多系统功能，

作为一个FIFO复位脉冲（其可以被编程以

无论使用哪种EAV或SAV ） ， TRS -ID和ANC头一致

校正，用户控制输出消隐和ITU -R - 601

输出削波。该GS9020具有IC （内部集成

电路， IC是飞利浦公司的注册商标）系列

接口总线和8位并行端口，用于从外部访问

所有的错误标志和设备配置位。

订购信息

产品型号

GS9020-CFV

GS9020-CTV

包

80引脚LQFP托盘

80引脚LQFP封装胶带

温度

0 ° C至70℃

0 ° C至70℃

GS9020

SDOMODE

平行

串行

变流器

与SCRAMBLER

解密器

BUF

SDI

串行

并行

变流器

10

SYNC

探测器

EDH

与数据

处理

CORE

陷害

DATA [ 9：0]

10

SDO

BUF

SDO

0

1

SDI

DOUT [9：0 ]

FIFO_RESET

5

HVF

CLIP_TRS

ANC_CHKSM

SCI

BUF

SCI

SCRAMLER

预分频器

PCLK OUT

调心

控制

单位

4

RESET

7

标准

指标

HOSTIF

TRS_ERR

专用

FLAG港

PCLKOUT

框图

修订日期： 1999年11月

GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3

电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com

www.gennum.com

文件号521 - 66 - 05

绝对最大额定值

参数

电源电压

输入电压范围（任何输入）

工作温度范围

价值

-0.3V至6.0V

-0.3到V

DD

+0.3V

0 ° C至70℃

-55 ° C至150℃

260°C

GS9020

储存温度

焊接温度（焊接， 10秒）

直流电气特性DSMC

V

DD

= 5.0 V ，T

A

= 0 - 70 ° C除非另有所示。

参数

电源电压

电源电流

卸载

高速串行

数据和时钟

输入

符号

V

DD

Ι

DD

条件

民

4.75

典型值

5.0

110

190

3.65

800

75

2.7

800

-

-

-

-

10

-

-

8

4

2

最大

5.25

-

-

3.95

1250

-

-

-

0.8

-

150

1

-

0.4

-

-

-

-

单位

V

mA

mA

V

mV

V

mV

V

V

A

A

pF

V

V

mA

mA

mA

笔记

TEST

水平

270Mb/s

540Mb/s

-

-

3.14

450

-

-

-

-

2.0

V

CM

V

DIFFIN

R

上拉

1

串行数据

输出

V

CM

V

DIFFOUT

2

TTL兼容

CMOS输入

V

ILMAX

V

IHmin

Ι

IN

V

IN

= V

DD

或GND

-

-

3

4

C

IN

TTL兼容

CMOS输出

V

OLmax

V

OHmin

Ι

OUT

at

Ι

OUT

at

Ι

OUT

-

-

2.4

-

-

-

5

6

7

笔记

1. R

上拉

指与该串行数据和时钟输入相关联的内部上拉电阻（参见图4） 。

2.假设100Ω差分端接电阻，如图7。由于V

DIFFOUT

=为800mV和100Ω端接，我

SDO

= 8毫安。

3.下列输入具有内部上拉电阻： SDOMODE 。下面输入具有内部上拉下拉电阻：

ANC_CHKSM ， FLYWDIS ， FLAG_MAP ， RESET ， CRC_MODE ， FIFOE / s和HOSTIF_MODE 。

4.所有其他投入。

5.下列输出具有8毫安驱动程序（典型值） ： PCLKOUT

6.下列输出具有4毫安驱动程序（典型值） ： S [ 1 ： 0 ] ， FL [ 4 ： 0 ] ， ANC_DATA ， DOUT [ 9 ： 0 ] ，V ， F [ 2 ： 0 ] ， H， FIFO_RESET ， TRS_ERR ，

NO_EDH

7.下列输出有2毫安驱动程序（典型值） ： P [ 7 ： 0 ] ， STD [ 3 ： 0 ] ，中断

2

521 - 66 - 05

交流电气特性DSMC

V

DD

= 5.0 V ，T

A

= 0 - 70 ° C除非另有所示。

参数

串行时钟输入

频率

串行数据输入

建立时间

串行数据输入保持

时间

串行数据输出

占空比失真

串行输出抖动

串行数据输出

上升时间

并行时钟输出

抖动

输入时序

符号

SCI

t

SS

t

SH

条件

民

-

典型值

-

最大

540

单位

兆赫

笔记

TEST

水平

600

-

-

ps

1

GS9020

600

-

-

ps

1

-

5

-

%

540MB / s的眼图交叉

-

-

360

600

-

-

PS P-P

ps

27MHz时，在50 ％的电压

水平

t

1

t

2

-

700

-

PS P-P

20

-

与25PF负载

与25PF负载

与25PF负载

与25PF负载

与25PF负载

T/2

T/2-3

T/2-7

-

-

-

6

-

-

-

-

-

-

-

-

-

-

9

T/2+7

-

-

T/2+0.5

T/2+1

400

-

ns

ns

ns

ns

ns

ns

ns

千赫

ns

2

2

3

3

3

输出的延迟时间

输出保持时间

输出建立时间

旗端口禁用时间

旗端口启用时间

IC时钟频率

主机接口设置

时间

主机接口保持

时间

主机接口输出

启用时间

主机接口输出

禁止时间

复位脉冲时间

宽度

笔记

t

OD

t

OH

t

OS

t

FDIS

t

FEN

SCL

t

HS

t

HH

t

HEN

t

HDIS

t

RESET

4

6

-

-

ns

4

与25PF负载

-

-

21

ns

4

与25PF负载

-

-

10

ns

4

100

-

-

ns

1.串行时钟上升沿应发生在实现最佳性能的数据周期的中心。 （参见图1 ）

2.自GS9020不具有并行时钟输入端，它是无法定义的定时信息相对于它。取而代之的是GS9020有

并行时钟输出和所有定时信息是相对于PCLKOUT 。旗端口引脚（佛罗里达州[4： 0]， F_R / W，S [1 ：0]）是唯一

投入其中的具体时间是很重要的。的时序要求，如图2所示。

3.这些时间是相对于PCLKOUT的上升沿，如图3，注意，数据的转换处的下降沿

PCLKOUT 。 T是NS并行时钟周期。

4.主机接口的信号，P [ 7：0] ， R / W， A / D和CS是异步并行时钟。

3

521 - 66 - 05

引脚连接

ANC_DATA

TRS_ERR

CLIP_TRS

ANC_CHKSM

BLANK_EN

SDOMODE

BYPASS_EDH

VBLANKS / L

SGND

SDO

SDO

SVDD

VDD

GND

FLAG_MAP

F2

F1

F0

H

V

VDD

GND

GND

VDD

VDD

SDI

SDI

SDI

VDD

SDI

VDD

SCI

SCI

SCI

VDD

SCI

VDD

GND

HOSTIF_MODE

FIFOE / S

CRC_MODE

P7

P6

P5

80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61

1

60

2

59

3

58

4

57

5

56

6

55

7

54

8

53

9

52

GS9020

10

51

顶视图

11

50

12

49

13

48

14

47

15

46

16

45

17

44

18

43

19

42

20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41

SCL/P4

SDA/P3

A2/P2

A1/P1

A0/P0

读/写

A / D

CS

VDD

GND

RESET

STD3

STD2

STD1

STD0

FL4

FL3

FL2

FL1

FL0

GS9020

DOUT9

DOUT8

DOUT7

DOUT6

DOUT5

DOUT4

DOUT3

DOUT2

DOUT1

VDD

GND

DOUT0

PCLKOUT

FIFO_RESET

NO_EDH

FLYWDIS

打断

F_R / W

S0

S1

引脚说明

数

6, 7

10, 11

15

符号

SDI ， SDI

SCI ， SCI

HOSTIF_MODE

TYPE

I

I

I

差分串行数据输入。

差分串行时钟输入。

主机接口模式选择。高电平时，主机接口配置为IC模式。当

低，主机接口配置为并行端口模式。

FIFO_RESET脉冲控制。当高电平时，输出FIFO_RESET脉冲发生在EAV

字。低电平时，输出FIFO_RESET脉冲发生在SAV字。

CRC_MODE启用。当HIGH ， CRC_MODE启用。当LOW ， CRC_MODE是

禁用。

在并口模式，这些是位7：5 ，主机接口的地址/数据总线。在IC模式，

必须将这些引脚设置为低电平。

在并行端口模式，这是位主机接口的地址/数据总线4 。在IC模式，这是

串行时钟输入IC接口。

在并口模式，这是在主机接口的地址/数据总线的第3位。在IC模式，这是

串行数据引脚为IC接口。

在并口模式，这些是位2：0的主机接口的地址/数据总线。在IC模式，

这些输入位，它们定义的I2C从地址为设备..

并行端口的读/写控制。高电平时，并行端口配置为输出（读

模式）。当低，并行端口配置为输入（写入模式） 。在IC模式下，该

引脚必须设置为高电平。

描述

16

FIFOE / S

I

17

CRC_MODE

I

18 - 20

P[7:5]

I / O

21

SCL/P4

I / O

22

SDA/P3

I / O

23 - 25

A [ 2：0] / P [ 2 ：0]的

I / O

26

读/写

I

4

521 - 66 - 05

引脚说明

数

27

符号

A / D

TYPE

I

描述

并口的地址/数据总线控制。高电平时，并行端口用于地址输入。

当低，并行端口用于数据输入或输出。在IC模式下，该引脚必须设置

低。

并口片选。当CS为低和R / W为高电平时， GS9020驱动地址/

数据总线。当CS为低和R / W为低电平时，用户应该驱动的地址/数据总线。

当CS为高电平时，地址/数据总线处于高阻抗状态（高 - z ） 。在IC模式下，该

引脚必须设置为高电平。

复位。当低，内部控制电路复位。

视频显示标准的第1.4节所描述的

EDH标志数据端口，以允许访问所述EDH标志。

其中选择FF ， AP ，或ANC EDH标志是否处于活动状态的EDH标志数据控制位

端口（佛罗里达州[4： 0]）。在FLAG_MAP模式，在S [1 ：0]引脚成为输出（参见设备的描述）。

旗端口的读/写控制。当HIGH ， FL [ 4 ： 0 ]配置为输出允许EDH标志

可以从设备中读取。当低， FL [ 4 ： 0 ]配置为输入，允许EDH标志

即将离任的EDH包在被覆盖。在FLAG_MAP模式下，该引脚必须设置为高电平。

中断输出。此输出变为低电平时发生EDH错误。该引脚为开漏输出

，需要一个外部上拉电阻。如果不使用这个输出，上拉电阻不

所需。

飞轮禁用。当高，内部飞轮被禁用。当低，内部

飞轮被启用。

没有EDH目前迹象。当高电平时，表示EDH数据包中不存在的

输入的数据流。

FIFO复位输出。复合标准和在TRSID字中置为低电平

EAV或组件标准SAV字。

并行时钟输出。

并行数字视频数据输出。

垂直同步显示。

水平同步显示。

现场指示。 F2是MSB。

FLAG_MAP模式使能。当HIGH ， FLAG_MAP模式被启用。

当低， FLAG_MAP模式将被禁用。

70, 71

73

SDO / SDO

VBLANKS / L

O

I

差分串行数据输出。

垂直消隐间隔的控制。对于NTSC信号，当VBLANKS / L被置为低电平的19线

消隐间隔被选择，当设定高的9行消隐间隔被选择。为

PAL D 2信号，当VBLANKS / L被置为低电平的17行消隐间隔被选择，并

当被设定为7行消隐间隔选择。对于PAL分量信号VBLANKS / L

应设置低。

旁路EDH控制。当高，设备允许的EDH数据包通过

不变。

串行数据输出控制。低电平时，串行数据输出重新序列化处理后的数据。

高电平时，串行数据输出是通过串行输入循环。改变后

SDOMODE的GS9020必须重启才能正常工作。

消隐启用。低电平时，输入的数据被设置到适当的消隐电平。

辅助检查和更新启用。当HIGH ，辅助检查和更新功能。

28

CS

I

GS9020

31

32 - 35

36 - 40

41, 42

RESET

性病[3：0 ]

FL [4：0 ]

S[1:0]

I

O

I / O

I / O

43

F_R / W

I

44

打断

O

45

FLYWDIS

I

46

NO_EDH

O

47

FIFO_RESET

O

48

52-60,49

61

62

63 - 65

66

PCLKOUT

DOUT [9：0 ]

V

H

F[2:0]

FLAG_MAP

O

O

O

O

O

I

74

BYPASS_EDH

I

75

SDOMODE

I

76

77

BLANK_EN

ANC_CHKSM

I

I

5

521 - 66 - 05

GENLINX

II

GS9020

串行数字视频输入处理器

数据表

特点

与SMPTE 259M完全兼容

自动标准操作， 540MHz

嵌入式EDH和数据处理核心

可选的遍历或重新序列化EDH-

处理串行输出

噪声免疫HVF定时信号输出

可配置FIFO复位脉冲清除

下游的FIFO

ANC头和TRS -ID校正的所有标准

用户控制输出消隐

ITU -R - 601的输出削波的有效图像区

辅助数据指示

低功耗系统

可选的IC接口或8位并行端口进行访问

到EDH标志和器件配置位

也可在专用引脚EDH标志

无缝标志映射到GS9021 EDH协处理器

80引脚LQFP

应用

SMPTE 259M串行数字接收机，用于复合材料和

组件包括标准的4：4 ： 4 ： 4的540MB / s的

EDH处理;噪声免疫数字同步和定时

生成;高性价比EDH插入和检查

串行路由和分发应用。

描述

该GS9020是专门为反序列化SMPTE

259M串行数字信号。包含错误检测的

和处理（EDH ）保证了数据的完整性是

从串行数字接口（ SDI）的接收。内部75Ω

终端电阻允许INTERLINX 无缝

与GS9035时钟恢复器或GS9025连接

接收机，从而提供了一个完整的，高性能，

与EDH数字视频输入处理器，数字信号同步

代，和其它系统功能。

该GS9020还包括一个并行至串行转换器和

NRZI加扰器提供重新序列化，符合EDH

数据输出。该EDH核心实现EDH插入和

根据SMPTE RP- 165的提取。该核心还

产生噪声的免疫定时信号，如水平

同步，场消隐，场ID和辅助数据

识别。它还提供了许多系统功能，

作为一个FIFO复位脉冲（其可以被编程以

无论使用哪种EAV或SAV ） ， TRS -ID和ANC头一致

校正，用户控制输出消隐和ITU -R - 601

输出削波。该GS9020具有IC （内部集成

电路， IC是飞利浦公司的注册商标）系列

接口总线和8位并行端口，用于从外部访问

所有的错误标志和设备配置位。

订购信息

产品型号

GS9020-CFV

GS9020-CTV

包

80引脚LQFP托盘

80引脚LQFP封装胶带

温度

0 ° C至70℃

0 ° C至70℃

GS9020

SDOMODE

平行

串行

变流器

与SCRAMBLER

解密器

BUF

SDI

串行

并行

变流器

10

SYNC

探测器

EDH

与数据

处理

CORE

陷害

DATA [ 9：0]

10

SDO

BUF

SDO

0

1

SDI

DOUT [9：0 ]

FIFO_RESET

5

HVF

CLIP_TRS

ANC_CHKSM

SCI

BUF

SCI

SCRAMLER

预分频器

PCLK OUT

调心

控制

单位

4

RESET

7

标准

指标

HOSTIF

TRS_ERR

专用

FLAG港

PCLKOUT

框图

修订日期： 1999年11月

GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3

电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com

www.gennum.com

文件号521 - 66 - 05

绝对最大额定值

参数

电源电压

输入电压范围（任何输入）

工作温度范围

价值

-0.3V至6.0V

-0.3到V

DD

+0.3V

0 ° C至70℃

-55 ° C至150℃

260°C

GS9020

储存温度

焊接温度（焊接， 10秒）

直流电气特性DSMC

V

DD

= 5.0 V ，T

A

= 0 - 70 ° C除非另有所示。

参数

电源电压

电源电流

卸载

高速串行

数据和时钟

输入

符号

V

DD

Ι

DD

条件

民

4.75

典型值

5.0

110

190

3.65

800

75

2.7

800

-

-

-

-

10

-

-

8

4

2

最大

5.25

-

-

3.95

1250

-

-

-

0.8

-

150

1

-

0.4

-

-

-

-

单位

V

mA

mA

V

mV

V

mV

V

V

A

A

pF

V

V

mA

mA

mA

笔记

TEST

水平

270Mb/s

540Mb/s

-

-

3.14

450

-

-

-

-

2.0

V

CM

V

DIFFIN

R

上拉

1

串行数据

输出

V

CM

V

DIFFOUT

2

TTL兼容

CMOS输入

V

ILMAX

V

IHmin

Ι

IN

V

IN

= V

DD

或GND

-

-

3

4

C

IN

TTL兼容

CMOS输出

V

OLmax

V

OHmin

Ι

OUT

at

Ι

OUT

at

Ι

OUT

-

-

2.4

-

-

-

5

6

7

笔记

1. R

上拉

指与该串行数据和时钟输入相关联的内部上拉电阻（参见图4） 。

2.假设100Ω差分端接电阻，如图7。由于V

DIFFOUT

=为800mV和100Ω端接，我

SDO

= 8毫安。

3.下列输入具有内部上拉电阻： SDOMODE 。下面输入具有内部上拉下拉电阻：

ANC_CHKSM ， FLYWDIS ， FLAG_MAP ， RESET ， CRC_MODE ， FIFOE / s和HOSTIF_MODE 。

4.所有其他投入。

5.下列输出具有8毫安驱动程序（典型值） ： PCLKOUT

6.下列输出具有4毫安驱动程序（典型值） ： S [ 1 ： 0 ] ， FL [ 4 ： 0 ] ， ANC_DATA ， DOUT [ 9 ： 0 ] ，V ， F [ 2 ： 0 ] ， H， FIFO_RESET ， TRS_ERR ，

NO_EDH

7.下列输出有2毫安驱动程序（典型值） ： P [ 7 ： 0 ] ， STD [ 3 ： 0 ] ，中断

2

521 - 66 - 05

交流电气特性DSMC

V

DD

= 5.0 V ，T

A

= 0 - 70 ° C除非另有所示。

参数

串行时钟输入

频率

串行数据输入

建立时间

串行数据输入保持

时间

串行数据输出

占空比失真

串行输出抖动

串行数据输出

上升时间

并行时钟输出

抖动

输入时序

符号

SCI

t

SS

t

SH

条件

民

-

典型值

-

最大

540

单位

兆赫

笔记

TEST

水平

600

-

-

ps

1

GS9020

600

-

-

ps

1

-

5

-

%

540MB / s的眼图交叉

-

-

360

600

-

-

PS P-P

ps

27MHz时，在50 ％的电压

水平

t

1

t

2

-

700

-

PS P-P

20

-

与25PF负载

与25PF负载

与25PF负载

与25PF负载

与25PF负载

T/2

T/2-3

T/2-7

-

-

-

6

-

-

-

-

-

-

-

-

-

-

9

T/2+7

-

-

T/2+0.5

T/2+1

400

-

ns

ns

ns

ns

ns

ns

ns

千赫

ns

2

2

3

3

3

输出的延迟时间

输出保持时间

输出建立时间

旗端口禁用时间

旗端口启用时间

IC时钟频率

主机接口设置

时间

主机接口保持

时间

主机接口输出

启用时间

主机接口输出

禁止时间

复位脉冲时间

宽度

笔记

t

OD

t

OH

t

OS

t

FDIS

t

FEN

SCL

t

HS

t

HH

t

HEN

t

HDIS

t

RESET

4

6

-

-

ns

4

与25PF负载

-

-

21

ns

4

与25PF负载

-

-

10

ns

4

100

-

-

ns

1.串行时钟上升沿应发生在实现最佳性能的数据周期的中心。 （参见图1 ）

2.自GS9020不具有并行时钟输入端，它是无法定义的定时信息相对于它。取而代之的是GS9020有

并行时钟输出和所有定时信息是相对于PCLKOUT 。旗端口引脚（佛罗里达州[4： 0]， F_R / W，S [1 ：0]）是唯一

投入其中的具体时间是很重要的。的时序要求，如图2所示。

3.这些时间是相对于PCLKOUT的上升沿，如图3，注意，数据的转换处的下降沿

PCLKOUT 。 T是NS并行时钟周期。

4.主机接口的信号，P [ 7：0] ， R / W， A / D和CS是异步并行时钟。

3

521 - 66 - 05

引脚连接

ANC_DATA

TRS_ERR

CLIP_TRS

ANC_CHKSM

BLANK_EN

SDOMODE

BYPASS_EDH

VBLANKS / L

SGND

SDO

SDO

SVDD

VDD

GND

FLAG_MAP

F2

F1

F0

H

V

VDD

GND

GND

VDD

VDD

SDI

SDI

SDI

VDD

SDI

VDD

SCI

SCI

SCI

VDD

SCI

VDD

GND

HOSTIF_MODE

FIFOE / S

CRC_MODE

P7

P6

P5

80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61

1

60

2

59

3

58

4

57

5

56

6

55

7

54

8

53

9

52

GS9020

10

51

顶视图

11

50

12

49

13

48

14

47

15

46

16

45

17

44

18

43

19

42

20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41

SCL/P4

SDA/P3

A2/P2

A1/P1

A0/P0

读/写

A / D

CS

VDD

GND

RESET

STD3

STD2

STD1

STD0

FL4

FL3

FL2

FL1

FL0

GS9020

DOUT9

DOUT8

DOUT7

DOUT6

DOUT5

DOUT4

DOUT3

DOUT2

DOUT1

VDD

GND

DOUT0

PCLKOUT

FIFO_RESET

NO_EDH

FLYWDIS

打断

F_R / W

S0

S1

引脚说明

数

6, 7

10, 11

15

符号

SDI ， SDI

SCI ， SCI

HOSTIF_MODE

TYPE

I

I

I

差分串行数据输入。

差分串行时钟输入。

主机接口模式选择。高电平时，主机接口配置为IC模式。当

低，主机接口配置为并行端口模式。

FIFO_RESET脉冲控制。当高电平时，输出FIFO_RESET脉冲发生在EAV

字。低电平时，输出FIFO_RESET脉冲发生在SAV字。

CRC_MODE启用。当HIGH ， CRC_MODE启用。当LOW ， CRC_MODE是

禁用。

在并口模式，这些是位7：5 ，主机接口的地址/数据总线。在IC模式，

必须将这些引脚设置为低电平。

在并行端口模式，这是位主机接口的地址/数据总线4 。在IC模式，这是

串行时钟输入IC接口。

在并口模式，这是在主机接口的地址/数据总线的第3位。在IC模式，这是

串行数据引脚为IC接口。

在并口模式，这些是位2：0的主机接口的地址/数据总线。在IC模式，

这些输入位，它们定义的I2C从地址为设备..

并行端口的读/写控制。高电平时，并行端口配置为输出（读

模式）。当低，并行端口配置为输入（写入模式） 。在IC模式下，该

引脚必须设置为高电平。

描述

16

FIFOE / S

I

17

CRC_MODE

I

18 - 20

P[7:5]

I / O

21

SCL/P4

I / O

22

SDA/P3

I / O

23 - 25

A [ 2：0] / P [ 2 ：0]的

I / O

26

读/写

I

4

521 - 66 - 05

引脚说明

数

27

符号

A / D

TYPE

I

描述

并口的地址/数据总线控制。高电平时，并行端口用于地址输入。

当低，并行端口用于数据输入或输出。在IC模式下，该引脚必须设置

低。

并口片选。当CS为低和R / W为高电平时， GS9020驱动地址/

数据总线。当CS为低和R / W为低电平时，用户应该驱动的地址/数据总线。

当CS为高电平时，地址/数据总线处于高阻抗状态（高 - z ） 。在IC模式下，该

引脚必须设置为高电平。

复位。当低，内部控制电路复位。

视频显示标准的第1.4节所描述的

EDH标志数据端口，以允许访问所述EDH标志。

其中选择FF ， AP ，或ANC EDH标志是否处于活动状态的EDH标志数据控制位

端口（佛罗里达州[4： 0]）。在FLAG_MAP模式，在S [1 ：0]引脚成为输出（参见设备的描述）。

旗端口的读/写控制。当HIGH ， FL [ 4 ： 0 ]配置为输出允许EDH标志

可以从设备中读取。当低， FL [ 4 ： 0 ]配置为输入，允许EDH标志

即将离任的EDH包在被覆盖。在FLAG_MAP模式下，该引脚必须设置为高电平。

中断输出。此输出变为低电平时发生EDH错误。该引脚为开漏输出

，需要一个外部上拉电阻。如果不使用这个输出，上拉电阻不

所需。

飞轮禁用。当高，内部飞轮被禁用。当低，内部

飞轮被启用。

没有EDH目前迹象。当高电平时，表示EDH数据包中不存在的

输入的数据流。

FIFO复位输出。复合标准和在TRSID字中置为低电平

EAV或组件标准SAV字。

并行时钟输出。

并行数字视频数据输出。

垂直同步显示。

水平同步显示。

现场指示。 F2是MSB。

FLAG_MAP模式使能。当HIGH ， FLAG_MAP模式被启用。

当低， FLAG_MAP模式将被禁用。

70, 71

73

SDO / SDO

VBLANKS / L

O

I

差分串行数据输出。

垂直消隐间隔的控制。对于NTSC信号，当VBLANKS / L被置为低电平的19线

消隐间隔被选择，当设定高的9行消隐间隔被选择。为

PAL D 2信号，当VBLANKS / L被置为低电平的17行消隐间隔被选择，并

当被设定为7行消隐间隔选择。对于PAL分量信号VBLANKS / L

应设置低。

旁路EDH控制。当高，设备允许的EDH数据包通过

不变。

串行数据输出控制。低电平时，串行数据输出重新序列化处理后的数据。

高电平时，串行数据输出是通过串行输入循环。改变后

SDOMODE的GS9020必须重启才能正常工作。

消隐启用。低电平时，输入的数据被设置到适当的消隐电平。

辅助检查和更新启用。当HIGH ，辅助检查和更新功能。

28

CS

I

GS9020

31

32 - 35

36 - 40

41, 42

RESET

性病[3：0 ]

FL [4：0 ]

S[1:0]

I

O

I / O

I / O

43

F_R / W

I

44

打断

O

45

FLYWDIS

I

46

NO_EDH

O

47

FIFO_RESET

O

48

52-60,49

61

62

63 - 65

66

PCLKOUT

DOUT [9：0 ]

V

H

F[2:0]

FLAG_MAP

O

O

O

O

O

I

74

BYPASS_EDH

I

75

SDOMODE

I

76

77

BLANK_EN

ANC_CHKSM

I

I

5

521 - 66 - 05