GS816272C
209焊球BGA
商用温度
工业级温度
特点
256K X 72
18MB同步突发静态存储器
200兆赫， 133兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
FT引脚为用户配置或通过管道操作流程
单/双循环取消选择
IEEE 1149.1 JTAG兼容的边界扫描
ZQ模式引脚为用户可选的高/低输出驱动器
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
字节写（ BW）和/或全局写（ GW ）的操作
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的209焊球BGA封装
数据输出寄存器。控股FT高处的RAM中
管道模式，激活的上升沿触发数据输出
注册。
功能说明
应用
该GS816272C是18874368位高性能
同步SRAM与一个2位的猝发地址计数器。虽然
一类最初为2级缓存的应用
支持高性能的CPU ，该装置现在发现
同步SRAM的应用程序，从
DSP总店联网芯片组的支持。
控制
地址，数据的I / O ，芯片使能（ E1 ） ，地址突发控制
输入（ ADSP ， ADSC ， ADV ） ，写控制输入（ BX， BW ，
GW）是同步的，并通过一个正边沿被控制
触发时钟输入（CK） 。输出使能（ G）和断电
控制（ ZZ ）是异步输入。脉冲串的周期可以启动
无论是与ADSP或ADSC输入。在连拍模式下，后续的
内部产生并通过控制猝发地址
ADV 。猝发地址计数器可以被配置为计数中
线性或交错为了与线性突发顺序（ LBO ）
输入。连拍功能不需要使用。新地址可以
在每个周期的芯片的性能不会降低加载。
流经/管道读取
的数据输出寄存器中的功能可以由控制
通过FT模式的用户。抱着FT模式引脚的地方低
RAM的流量通过模式，导致输出数据绕过
SCD和DCD流水线读
该GS816272C是SCD （单循环取消）和DCD
（双循环取消）流水线同步SRAM 。 DCD
SRAM的管道禁用命令到相同程度的读出
命令。 SCD的SRAM管道命令取消一个阶段
小于读取命令。 SCD的RAM开始关闭其
输出后，立即取消命令已
捕获到的输入寄存器。 DCD的RAM保存取消
命令为一个完整周期，然后开始关闭其
刚刚经过时钟的第二个上升沿输出。可在用户
配置该SRAM用于操作使用SCD的任一种模式
模式输入。
字节写和全局写
通过使用字节写使能进行字节写操作
（BW）的输入与一个或多个单独的字节的写
信号（ Bx的） 。此外，全局写（ GW）是供
写字节写入控制的所有字节在同一时间，不管
输入。
FLXDrive
该ZQ引脚允许较高的驱动力之间选择（ ZQ低）
多点总线的应用程序和正常的驱动强度（ ZQ
浮动或高）点至点应用。看到输出驱动器
特性图表的详细信息。
睡眠模式
低功耗（休眠模式）通过断言实现（高）
在ZZ的信号，或通过停止时钟（CK） 。存储器的数据是
在休眠模式下保持不变。
核心和接口电压
在GS816272C工作在2.5 V或3.3 V电源。所有
输入的3.3 V和2.5 V兼容。单独的输出电源
(V
DDQ
）引脚用于从内部分离输出噪声
电路和分别为3.3 V和2.5 V兼容。
参数简介
-200
管道
3-1-1-1
3.3 V
流经
2-1-1-1
3.3 V
t
KQ
TCYCLE
CURR （ X72 ）
t
KQ
TCYCLE
CURR （ X72 ）
3.0
5.0
350
6.5
6.5
225
-166
3.4
6.0
300
7.0
7.0
115
-150
3.8
6.7
270
7.5
7.5
210
-133
4.0
7.5
245
8.5
8.5
185
单位
ns
ns
mA
ns
ns
mA
冯： 2.18 11/2005
1/31
1999 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS816272C
GS816272垫出209焊球BGA -顶视图（ C组）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
转10
DQG
DQG
DQG
DQG
DQPG
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPd
DQD
DQD
DQD
DQD
2
DQG
DQG
DQG
DQG
DQPc
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPH
DQD
DQD
DQD
DQD
3
A
BC
BH
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
BG
BD
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
ADSP
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
6
ADSC
BW
E1
G
V
DD
ZQ
MCH
MCL
MCL
MCL
FT
MCL
SCD
ZZ
V
DD
LBO
A
A1
A0
7
ADV
A
NC
GW
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
8
E3
BB
BE
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
BF
BA
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQP
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPa
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQPb
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPE
DQE
DQE
DQE
DQE
11× 19焊球BGA- 14× 22毫米
2
身体1毫米凸块间距
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GS816272C
GS816272 BGA引脚说明
符号
A
0
, A
1
An
DQ
A
DQ
B
DQ
C
DQ
D
DQ
E
DQ
F
DQ
G
DQ
H
B
A
, B
B
, B
C
,B
D,
B
E
, B
F
, B
G
,B
H
NC
CK
GW
E
1,
E
3
E
2
G
ADV
ADSP ， ADSC
ZZ
FT
LBO
SCD
MCH
MCL
BW
ZQ
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
I
I
I
I
O
I
I
I
I
TYPE
I
I
描述
地址字段的LSB和地址计数器预置输入。
地址输入
I / O
数据输入和输出引脚
I
—
I
I
I
I
I
I
I
I
I
I
I
I
字节写使能为DQ
A
， DQ
B
， DQ
C
， DQ
D,
DQ
E
,
DQ
F
， DQ
G
， DQ
H
的I / O ;低电平有效
无连接
时钟输入信号;高电平有效
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
输出使能;低电平有效
突发地址计数器提前实现;低电平有效
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
单周期取消/双循环取消模态控制
必须连接高
必须连接低
字节使能;低电平有效
FLXDrive输出阻抗控制
（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
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GS816272C
模式引脚功能
模式名称
突发订单控制
输出寄存器控制
掉电控制
单/双周期取消控制
FLXDrive输出阻抗控制
引脚名称
LBO
FT
ZZ
SCD
ZQ
状态
L
H
L
H或NC
L或NC
H
L
H或NC
L
H或NC
功能
线性突发
交错突发
流经
管道
活跃
待机情况下，我
DD
= I
SB
双循环取消
单周期DESELECT
高驱动（低阻抗）
低驱动（高阻）
注意：
上有ZQ ， SCD ，和FT pinsand在ZZ引脚的下拉器件上拉器件，所以这些输入引脚可以是未连接的，并在
芯片将在默认状态操作为在上述表中指定。
突发计数器序列
线性突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
交错突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
注意：
突发柜台换到初始五号时钟状态。
注意：
突发柜台换到初始五号时钟状态。
BPR 1999年5月18日
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GS816272C
字节写真值表
功能
读
读
写字节A
写字节B
写字节
写字节
写字节ê
写字节F
写字节克
写字节
写的所有字节
写的所有字节
GW
H
H
H
H
H
H
H
H
H
H
H
L
BW
H
L
L
L
L
L
L
L
L
L
L
X
BA
X
H
L
H
H
H
H
H
H
H
L
X
BB
X
H
H
L
H
H
H
H
H
H
L
X
BC
X
H
H
H
L
H
H
H
H
H
L
X
BD
X
H
H
H
H
L
H
H
H
H
L
X
BE
X
H
L
H
H
H
L
H
H
H
L
X
BF
X
H
H
L
H
H
H
L
H
H
L
X
BG
X
H
H
H
L
H
H
H
L
H
L
X
BH
X
H
H
H
H
L
H
H
H
L
L
X
笔记
1
1
2, 3
2, 3
2, 3, 4
2, 3, 4
2, 3, 4
2, 3, 4
2, 3, 4
2, 3, 4
2, 3, 4
注意事项：
1.所有字节输出活跃在读周期，无论字节的状态写使能输入。
2.字节写使能输入B
A
, B
B
, B
C
, B
D
, B
E
, B
F
, B
G
和/或乙
H
可用于与体重的任意组合来编写一个或多个字节。
3.所有字节的I / O保持高阻时所有的写操作，无论字节的状态写使能输入。
4.字节的“E” ，“F” ， “G”和“H”，仅适用于X72的版本。
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GS816218(B/D)/GS816236(B/D)/GS816272(C)
119- ， 165- ， & 209焊球BGA
商用温度
工业级温度
特点
1M ×18 ， 512K ×36 ， 256K X 72
18MB同步突发静态存储器
250兆赫， 133兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
功能说明
控制
地址，数据的I / O ，芯片使能（ E1 ） ，地址突发控制
输入（ ADSP ， ADSC ， ADV ） ，写控制输入（ BX， BW ，
GW）是同步的，并通过一个正边沿被控制
触发时钟输入（CK） 。输出使能（ G）和断电
控制（ ZZ ）是异步输入。脉冲串的周期可以启动
无论是与ADSP或ADSC输入。在连拍模式下，后续的
内部产生并通过控制猝发地址
ADV 。猝发地址计数器可以被配置为计数中
线性或交错为了与线性突发顺序（ LBO ）
输入。连拍功能不需要使用。新地址可以
在每个周期的芯片的性能不会降低加载。
ICA
TI
n
sp
ec
if
x3
6
pa
流经/管道读取
的数据输出寄存器中的功能可以由控制
通过FT模式的用户。抱着FT模式引脚的地方低
RAM的流量通过模式，导致输出数据绕过
rt
s
in
th
is
参数简介
-250
t
KQ
TCYCLE
CURR （ X18 ）
CURR （ X36 ）
CURR （ X72 ）
t
KQ
TCYCLE
CURR （ X18 ）
CURR （ X36 ）
CURR （ X72 ）
2.5
4.0
280
330
不适用
5.5
5.5
175
200
不适用
ar
eN
ot
应用
该GS816218 （B / D） / GS816236 （B / D） / GS816272 （C ）是
18874368位高性能同步SRAM与一个2位的
爆地址计数器。虽然一个类型的最初开发用于
2级缓存的应用程序支持高性能的CPU ，
该设备现在发现在同步SRAM的应用
应用，从DSP总店联网芯片组
支持。
字节写和全局写
通过使用字节写使能进行字节写操作
（BW）的输入与一个或多个单独的字节的写
信号（ Bx的） 。此外，全局写（ GW）是供
写字节写入控制的所有字节在同一时间，不管
输入。
FLXDrive
该ZQ引脚允许较高的驱动力之间选择（ ZQ低）
多点总线的应用程序和正常的驱动强度（ ZQ
浮动或高）点至点应用。看到输出驱动器
特性图表的详细信息。
睡眠模式
低功耗（休眠模式）通过断言实现（高）
在ZZ的信号，或通过停止时钟（CK） 。存储器的数据是
在休眠模式下保持不变。
核心和接口电压
该GS816218 （B / D） / GS816236 （B / D） / GS816272 （ C）上运行
2.5 V或3.3 V电源。所有的输入都是3.3 V和2.5 V
兼容。单独的输出电源（V
DDQ
）引脚用于
分离与内部电路的输出噪声，并采用3.3 V和
2.5 V兼容。
x1
8a
nd
-225
2.7
4.4
255
300
不适用
6.0
6.0
165
190
不适用
Re
co
m
-200
3.0
5.0
230
270
350
6.5
6.5
160
180
225
m
-166
3.4
6.0
200
230
300
7.0
7.0
150
170
115
en
d
ed
FT引脚为用户配置或通过管道操作流程
单/双循环取消选择
IEEE 1149.1 JTAG兼容的边界扫描
ZQ模式引脚为用户可选的高/低输出驱动器
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为SCD X18 / X36交错管道模式
字节写（ BW）和/或全局写（ GW ）的操作
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准119- ， 165-和209焊球BGA封装
SCD和DCD流水线读
该GS816218 （B / D） / GS816236 （B / D） / GS816272 （ C）是SCD
（单周期取消）和DCD （双循环取消）
流水线同步SRAM 。 DCD的SRAM管道关闭
命令，以相同程度的读命令。 SCD的SRAM
管道命令取消一个阶段比读取命令少。
SCD的RAM开始后，立即关闭其输出
取消命令已被抓获，在输入寄存器。 DCD
RAM中保存取消命令一个完整的周期，然后
开始只是之后的第二个上升沿关闭它们的输出
时钟。用户可以配置该SRAM用于任一模式
操作使用SCD模输入。
-150
3.8
6.7
185
215
270
7.5
7.5
145
165
210
fo
rN
ew
-133
4.0
7.5
165
190
245
8.5
8.5
135
150
185
管道
3-1-1-1
3.3 V
Th
e
流经
2-1-1-1
3.3 V
冯： 2.17 11/2004
1/41
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
De
SIG
n
单位
ns
ns
mA
mA
mA
ns
ns
mA
mA
mA
数据输出寄存器。控股FT高处的RAM中
管道模式，激活的上升沿触发数据输出
注册。
1999 ， GSI技术
.
GS816218(B/D)/GS816236(B/D)/GS816272(C)
GS816272垫出209焊球BGA -顶视图（ C组）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
转10
DQG
DQG
DQG
DQG
DQPG
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPd
DQD
DQD
DQD
DQD
2
DQG
DQG
DQG
DQG
DQPc
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPH
DQD
DQD
DQD
DQD
3
A
BC
BH
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
4
E2
BG
BD
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
5
ADSP
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
6
ADSC
BW
E1
G
V
DD
ZQ
MCH
MCL
MCL
MCL
FT
7
ADV
A
NC
GW
V
DD
V
SS
V
DD
V
SS
8
E3
BB
BE
NC
V
DDQ
V
SS
9
A
BF
BA
10
DQB
11
DQB
DQB
DQB
DQB
DQPb
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPE
DQE
DQE
DQE
DQE
fo
rN
ew
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
V
SS
ed
en
d
V
DDQ
V
SS
Re
co
m
V
DD
V
SS
m
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
ar
eN
ot
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
MCL
V
DD
V
SS
SCD
ZZ
V
DD
LBO
A1
A1
A0
n
V
DDQ
NC
A1
A
TDI
ICA
TI
V
DD
NC
A
A
A
sp
ec
if
is
rt
s
in
TMS
th
11× 19焊球BGA- 14× 22毫米
2
身体1毫米凸块间距
冯： 2.17 11/2004
Th
e
x1
8a
nd
x3
6
pa
2/41
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
De
SIG
n
DQB
DQB
DQB
DQP
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPa
DQE
DQE
DQE
DQE
1999 ， GSI技术
.
GS816218(B/D)/GS816236(B/D)/GS816272(C)
GS816272 BGA引脚说明
符号
A
0
, A
1
An
DQ
A
DQ
B
DQ
C
DQ
D
DQ
E
DQ
F
DQ
G
DQ
H
B
A
, B
B
, B
C
,B
D,
B
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TYPE
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I
描述
地址字段的LSB和地址计数器预置输入。
地址输入
—
I
I
I
I
I
I
I
I
I
I
I
I
无连接
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
n
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
必须连接高
必须连接低
字节使能;低电平有效
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ec
if
in
th
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pa
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s
I
I
ICA
TI
单周期取消/双循环取消模态控制
FLXDrive输出阻抗控制
（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
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I
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突发地址计数器提前实现;低电平有效
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时钟输入信号;高电平有效
输出使能;低电平有效
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字节写使能为DQ
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的I / O ;低电平有效
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1999 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
ew
I / O
数据输入和输出引脚
De
SIG
n
.
GS816218(B/D)/GS816236(B/D)/GS816272(C)
165焊球BGA - X18黎民I / O -顶视图（ D组）
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11 ×15焊球BGA - 13毫米×15毫米机身， 1.0毫米凸块间距
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1999 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
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GS816218(B/D)/GS816236(B/D)/GS816272(C)
165焊球BGA - X36通用I / O -顶视图（ D组）
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11 ×15焊球BGA - 13毫米×15毫米机身， 1.0毫米凸块间距
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1999 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
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