初步
GS8160Z18/36BT-250/200/150
100引脚TQFP
商用温度
工业级温度
特点
NBT （无总线转左右）功能，允许零等待
读 - 写 - 读总线利用率;引脚完全兼容
无论流水线和流经NtRAM ， NOBL 和
ZBT SRAM的
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
2.5 V或3.3 V的I / O供电
用户可配置的管道和流通过模式
LBO引脚的直线或交错突发模式
引脚与2M ， 4M ， 8M和设备兼容
字节写操作（ 9位字节）
3芯片使能轻松深度扩展信号
ZZ引脚自动断电
JEDEC标准的100引脚TQFP封装
无铅100引脚TQFP封装
18MB流水线和流量通过
同步NBT SRAM
250兆赫， 150兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
因为它是一种同步装置，地址，数据输入，并
读/写控制输入端上捕获的上升沿
输入时钟。突发顺序控制（ LBO）必须连接到电源
铁路正常运行。异步输入包括
休眠模式使能（ ZZ ）和输出使能。输出使能
用于改写输出的同步控制
司机把RAM的输出驱动器关闭，在任何时候。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的场外
通过异步SRAM芯片所需的写入脉冲的产生
并简化了输入信号的定时。
该GS8160Z18 / 36BT可以由用户进行配置
工作在管道或流通方式。操作为
流水线同步装置，也就是说，除了
上升沿触发寄存器捕获输入信号，
器件集成了一个上升沿触发输出寄存器。为
读周期，流水线SRAM的输出数据暂时存储
由边缘触发的输出寄存器的访问周期中
然后释放到输出驱动器的下一次上升边缘
时钟。
该GS8160Z18 / 36BT与GSI的实现高
高性能的CMOS技术，是在一个JEDEC-可用
标准的100引脚TQFP封装。
功能说明
该GS8160Z18 / 36BT是18Mbit的同步静态
SRAM 。 GSI的NBT SRAM的，像ZBT ， NtRAM ， NOBL或
其他流水线读/双晚写或流经读/
单后期写的SRAM ，允许使用所有可用总线
带宽不再需要插入取消选择周期
当设备从切换的读写周期。
参数简介
-250
管道
3-1-1-1
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
2.5
4.0
280
330
5.5
5.5
210
240
-200
3.0
5.0
230
270
6.5
6.5
185
205
-150
3.8
6.7
185
210
7.5
7.5
170
190
单位
ns
ns
mA
mA
ns
ns
mA
mA
流经
2-1-1-1
冯： 1.00 8/2004
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2004年， GSI技术
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初步
GS8160Z18/36BT-250/200/150
GS8160Z18BT引脚
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
FT
V
DD
V
DD
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
1M ×18
10
71
顶视图
11
70
12
69
13
68
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15
66
16
65
17
64
18
63
19
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20
61
21
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24
57
25
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26
55
27
54
28
53
29
52
30
51
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A
A
E
1
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2
NC
NC
B
B
B
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3
V
DD
V
SS
CK
W
CKE
G
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A
A
A
A
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NC
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V
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DQP
A
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A
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A
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V
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DQ
A
DQ
A
V
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A
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NC
NC
V
SS
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DDQ
NC
NC
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LBO
A
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NC
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GS8160Z18/36BT-250/200/150
GS8160Z36BT引脚
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
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V
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V
DD
V
SS
DQ
D
DQ
D2
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
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7
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8
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9
72
512K ×36
10
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顶视图
11
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31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
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B
D
B
C
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V
DD
V
SS
CK
W
CKE
G
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A
A
A
A
DQP
B
DQ
B
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B
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V
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B
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B
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B
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B
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V
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B
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NC
V
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A
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A
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V
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A
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A
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A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
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LBO
A
A
A
A
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A
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NC
NC
V
SS
V
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NC
A
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A
A
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GS8160Z18/36BT-250/200/150
100引脚TQFP引脚说明
符号
A
0
, A
1
A
CK
B
A
B
B
B
C
B
D
W
E
1
E
2
E
3
G
ADV
CKE
NC
DQ
A
DQ
B
DQ
C
DQ
D
ZZ
FT
LBO
V
DD
V
SS
V
DDQ
NC
TYPE
In
In
In
In
In
In
In
In
In
In
In
In
In
In
—
I / O
I / O
I / O
I / O
In
In
In
In
In
In
—
描述
突发地址输入;预装爆计数器
地址输入
时钟输入信号
数据输入DQ字节写入信号
A1
-DQ
A9
;低电平有效
数据输入DQ字节写入信号
B1
-DQ
B9
;低电平有效
数据输入DQ字节写入信号
C1
-DQ
C9
;低电平有效
数据输入DQ字节写入信号
D1
-DQ
D9
;低电平有效
写使能;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效。自解码的深度扩张
芯片使能;低电平有效。自解码的深度扩张
输出使能;低电平有效
前进/负载;突发地址计数器控制引脚
时钟输入缓冲器使能;低电平有效
无连接
字节的数据输入和输出引脚
字节B数据输入和输出引脚
字节C数据输入和输出引脚
字节D数据输入和输出引脚
掉电控制;高电平有效
管线/流过模式控制;低电平有效
线性突发顺序;低电平有效
核心供电
地
输出驱动器电源
无连接
冯： 1.00 8/2004
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GS8160Z18/36BT-250/200/150
GS8160Z18 / 36B NBT SRAM功能框图
DQA
–
DQN
FT
Q
写数据
K
注册1
D
写数据
写地址
BURST
计数器
K
注册2
SA1’
SA0’
读，写和
数据一致性
D
K
K
控制逻辑
SA1
SA0
K
写地址
注册1
MATCH
Q
B
C
LBO
B
D
W
B
A
B
B
K
FT
E
1
E
2
ADV
E
3
CK
冯： 1.00 8/2004
A
0
-AN
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CKE
G
编写驱动程序
内存
ARRAY
注册2
K
检测放大器
K
初步
GS8160Z18/36BT-250/200/150
100引脚TQFP
商用温度
工业级温度
特点
NBT （无总线转左右）功能，允许零等待
读 - 写 - 读总线利用率;引脚完全兼容
无论流水线和流经NtRAM ， NOBL 和
ZBT SRAM的
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
2.5 V或3.3 V的I / O供电
用户可配置的管道和流通过模式
LBO引脚的直线或交错突发模式
引脚与2M ， 4M ， 8M和设备兼容
字节写操作（ 9位字节）
3芯片使能轻松深度扩展信号
ZZ引脚自动断电
JEDEC标准的100引脚TQFP封装
无铅100引脚TQFP封装
18MB流水线和流量通过
同步NBT SRAM
250兆赫， 150兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
因为它是一种同步装置，地址，数据输入，并
读/写控制输入端上捕获的上升沿
输入时钟。突发顺序控制（ LBO）必须连接到电源
铁路正常运行。异步输入包括
休眠模式使能（ ZZ ）和输出使能。输出使能
用于改写输出的同步控制
司机把RAM的输出驱动器关闭，在任何时候。
写周期是内部自定时的由上升开始
在时钟输入的边缘。这个特性消除了复杂的场外
通过异步SRAM芯片所需的写入脉冲的产生
并简化了输入信号的定时。
该GS8160Z18 / 36BT可以由用户进行配置
工作在管道或流通方式。操作为
流水线同步装置，也就是说，除了
上升沿触发寄存器捕获输入信号，
器件集成了一个上升沿触发输出寄存器。为
读周期，流水线SRAM的输出数据暂时存储
由边缘触发的输出寄存器的访问周期中
然后释放到输出驱动器的下一次上升边缘
时钟。
该GS8160Z18 / 36BT与GSI的实现高
高性能的CMOS技术，是在一个JEDEC-可用
标准的100引脚TQFP封装。
功能说明
该GS8160Z18 / 36BT是18Mbit的同步静态
SRAM 。 GSI的NBT SRAM的，像ZBT ， NtRAM ， NOBL或
其他流水线读/双晚写或流经读/
单后期写的SRAM ，允许使用所有可用总线
带宽不再需要插入取消选择周期
当设备从切换的读写周期。
参数简介
-250
管道
3-1-1-1
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
t
KQ
TCYCLE
CURR
(x18)
CURR
(x32/x36)
2.5
4.0
280
330
5.5
5.5
210
240
-200
3.0
5.0
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6.5
6.5
185
205
-150
3.8
6.7
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7.5
7.5
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单位
ns
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流经
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GS8160Z18/36BT-250/200/150
GS8160Z18BT引脚
V
DDQ
V
SS
NC
NC
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
FT
V
DD
V
DD
V
SS
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQP
B
NC
V
SS
V
DDQ
NC
NC
NC
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
1M ×18
10
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顶视图
11
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12
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15
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16
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18
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20
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57
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A
A
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1
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NC
B
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V
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CKE
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A
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GS8160Z18/36BT-250/200/150
GS8160Z36BT引脚
DQP
C
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
FT
V
DD
V
DD
V
SS
DQ
D
DQ
D2
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
DQP
D
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
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3
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4
77
5
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6
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7
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8
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512K ×36
10
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顶视图
11
70
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28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
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B
D
B
C
B
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B
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V
DD
V
SS
CK
W
CKE
G
ADV
A
A
A
A
DQP
B
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
DQP
A
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LBO
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
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2004年， GSI技术
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GS8160Z18/36BT-250/200/150
100引脚TQFP引脚说明
符号
A
0
, A
1
A
CK
B
A
B
B
B
C
B
D
W
E
1
E
2
E
3
G
ADV
CKE
NC
DQ
A
DQ
B
DQ
C
DQ
D
ZZ
FT
LBO
V
DD
V
SS
V
DDQ
NC
TYPE
In
In
In
In
In
In
In
In
In
In
In
In
In
In
—
I / O
I / O
I / O
I / O
In
In
In
In
In
In
—
描述
突发地址输入;预装爆计数器
地址输入
时钟输入信号
数据输入DQ字节写入信号
A1
-DQ
A9
;低电平有效
数据输入DQ字节写入信号
B1
-DQ
B9
;低电平有效
数据输入DQ字节写入信号
C1
-DQ
C9
;低电平有效
数据输入DQ字节写入信号
D1
-DQ
D9
;低电平有效
写使能;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效。自解码的深度扩张
芯片使能;低电平有效。自解码的深度扩张
输出使能;低电平有效
前进/负载;突发地址计数器控制引脚
时钟输入缓冲器使能;低电平有效
无连接
字节的数据输入和输出引脚
字节B数据输入和输出引脚
字节C数据输入和输出引脚
字节D数据输入和输出引脚
掉电控制;高电平有效
管线/流过模式控制;低电平有效
线性突发顺序;低电平有效
核心供电
地
输出驱动器电源
无连接
冯： 1.00 8/2004
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GS8160Z18 / 36B NBT SRAM功能框图
DQA
–
DQN
FT
Q
写数据
K
注册1
D
写数据
写地址
BURST
计数器
K
注册2
SA1’
SA0’
读，写和
数据一致性
D
K
K
控制逻辑
SA1
SA0
K
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冯： 1.00 8/2004
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2004年， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
CKE
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编写驱动程序
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检测放大器
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