【初步GS816018/32/36T-250/225/200/166/150/133100引脚TQFP】,IC型号GS816018T-225I,GS816018T-225I PDF资料,GS816018T-225I经销商,ic,电子元器件-51电子网

初步

GS816018/32/36T-250/225/200/166/150/133

100引脚TQFP

商用温度

工业级温度

特点

FT引脚用户可配置的过流或管道

手术

单周期取消（ SCD ）的操作

2.5 V或3.3 V +10 ％ / - 10 ％，核心供电

2.5 V或3.3 V的I / O供电

LBO引脚的直线或交错突发模式

在模式引脚内部输入电阻允许浮动模式引脚

默认为交错管道模式

字节写（ BW）和/或全局写（ GW ）的操作

内部自定时写周期

用于便携式应用的自动断电

JEDEC标准的100引脚TQFP封装

管道

3-1-1-1

3.3 V

2.5 V

溢流

通过

2-1-1-1

3.3 V

2.5 V

t

KQ

TCYCLE

CURR

(x18)

CURR

(x32/x36)

CURR

(x18)

CURR

(x32/x36)

t

KQ

TCYCLE

CURR

(x18)

CURR

(x32/x36)

CURR

(x18)

CURR

(x32/x36)

-250 -225 -200 -166 -150 -133单位

2.5 2.7 3.0 3.4 3.8 4.0纳秒

4.0 4.4 5.0 6.0 6.7 7.5纳秒

280

330

275

320

5.5

175

200

175

200

255

300

250

295

6.0

165

190

165

190

230

270

230

265

6.5

160

180

160

180

200

230

195

225

7.0

150

170

150

170

185

215

180

210

7.5

145

165

145

165

190

165

185

8.5

135

150

135

150

mA

ns

mA

1M ×18 ， 512K ×32 ， 512K ×36

18MB同步突发静态存储器

250兆赫， 133兆赫

2.5 V或3.3 V V

DD

2.5 V或3.3 V的I / O

周期可以与任何ADSP ADSC或输入来启动。在

连拍模式下，会产生后续的突发地址

在内部，并通过ADV控制。突发地址

计数器可以被配置成在计算的线性或

交错为了与线性突发顺序（ LBO ）的输入。该

突发功能不需要使用。新的地址可以被装载

在每一个周期用的芯片性能不劣化。

流经/管道读取

的数据输出寄存器的功能可以通过控制

通过FT模式引脚用户（引脚14 ）。抱着FT模式

引脚为低电平时， RAM的流量通过模式，导致

输出数据绕过数据输出寄存器。控股FT

高处的RAM中的管道模式，激活rising-

边沿触发数据输出寄存器。

字节写和全局写

通过使用字节写使能进行字节写操作

（BW）的输入与一个或多个单独的字节的写

信号（ Bx的）。此外，全局写（ GW）是供

写的字节写入所有字节在同一时间，不管

控制输入。

睡眠模式

低功耗（休眠模式）通过断言实现

（高）的ZZ的信号，或通过停止时钟（CK）。

在休眠模式下的内存数据将被保留。

核心和接口电压

该GS816018 / 32 / 36T工作在2.5 V或3.3 V电源

供应量。所有的输入都是3.3 V和2.5 V兼容。另

输出功率（V

DDQ

）引脚用于去耦输出噪声

从内部电路和分别为3.3 V和2.5 V兼容。

功能说明

应用

该GS816018 / 32 / 36T是18874368位（ 16777216位

对于X32版本）的高性能同步SRAM与

2位爆裂地址计数器。虽然一个类型的原本

对于二级缓存的应用程序支持开发高

高性能CPU ，该装置现在发现应用

同步SRAM应用，从DSP主

存储网络芯片组的支持。

控制

地址，数据I / O的芯片使能（ E1，E2， E3），地址脉冲串

控制输入（ ADSP ， ADSC ， ADV ），写控制输入

（ Bx的，BW ， GW）是同步的，并通过一个控制

正边沿触发的时钟输入端（ CK）。输出使能（ G）

和断电控制（ ZZ ）是异步输入。爆

冯： 2.12 3/2002

1/28

1999 ，千兆半导体公司

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

初步

GS816018/32/36T-250/225/200/166/150/133

GS816018 100引脚TQFP引脚

NC

V

DDQ

V

SS

NC

DQ

B1

DQ

B2

V

SS

V

DDQ

DQ

B3

DQ

B4

FT

V

DD

NC

V

SS

DQ

B5

DQ

B6

V

DDQ

V

SS

DQ

B7

DQ

B8

DQ

B9

NC

V

SS

V

DDQ

NC

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

1

80

2

79

3

78

4

77

5

76

6

75

7

74

8

73

9

72

1M ×18

10

71

顶视图

11

70

12

69

13

68

14

67

15

66

16

65

17

64

18

63

19

62

20

61

21

60

22

59

23

58

24

57

25

56

26

55

27

54

28

53

29

52

30

51

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

A

6

A

7

E

1

E

2

NC

B

A

E

3

V

DD

V

SS

CK

GW

BW

G

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ADSP

ADV

A

8

A

9

A

19

NC

V

DDQ

V

SS

NC

DQ

A9

DQ

A8

DQ

A7

V

SS

V

DDQ

DQ

A6

DQ

A5

V

SS

NC

V

DD

ZZ

DQ

A4

DQ

A3

V

DDQ

V

SS

DQ

A2

DQ

A1

NC

V

SS

V

DDQ

NC

冯： 2.12 3/2002

LBO

A

5

A

4

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

A

3

A

2

A

1

A

0

NC

V

SS

V

DD

A

18

A

17

A

10

A

11

A

12

A

13

A

14

A

15

A

16

2/28

1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

GS816032 100引脚TQFP引脚

NC

DQ

C8

DQ

C7

V

DDQ

V

SS

DQ

C6

DQ

C5

DQ

C4

DQ

C3

V

SS

V

DDQ

DQ

C2

DQ

C1

FT

V

DD

NC

V

SS

DQ

D1

DQ

D2

V

DDQ

V

SS

DQ

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DQ

D4

DQ

D5

DQ

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V

SS

V

DDQ

DQ

D7

DQ

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NC

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1

80

2

79

3

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4

77

5

76

6

75

7

74

8

73

9

72

512K ×32

10

71

顶视图

11

70

12

69

13

68

14

67

15

66

16

65

17

64

18

63

19

62

20

61

21

60

22

59

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58

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57

25

56

26

55

27

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52

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A

6

A

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E

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E

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B

D

B

C

B

A

E

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V

DD

V

SS

CK

GW

BW

G

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ADSP

ADV

A

8

A

9

NC

DQ

B8

DQ

B7

V

DDQ

V

SS

DQ

B6

DQ

B5

DQ

B4

DQ

B3

V

SS

V

DDQ

DQ

B2

DQ

B1

V

SS

NC

V

DD

ZZ

DQ

A1

DQ

A2

V

DDQ

V

SS

DQ

A3

DQ

A4

DQ

A5

DQ

A6

V

SS

V

DDQ

DQ

A7

DQ

A8

NC

冯： 2.12 3/2002

LBO

A

5

A

4

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

A

3

A

2

A

1

A

0

NC

V

SS

V

DD

A

18

A

17

A

10

A

11

A

12

A

13

A

14

A

15

A

16

3/28

1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

GS816036 100引脚TQFP引脚

DQ

C9

DQ

C8

DQ

C7

V

DDQ

V

SS

DQ

C6

DQ

C5

DQ

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DQ

C3

V

SS

V

DDQ

DQ

C2

DQ

C1

FT

V

DD

NC

V

SS

DQ

D1

DQ

D2

V

DDQ

V

SS

DQ

D3

DQ

D4

DQ

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DQ

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V

SS

V

DDQ

DQ

D7

DQ

D8

DQ

D9

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1

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2

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4

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6

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7

74

8

73

9

72

512K ×36

10

71

顶视图

11

70

12

69

13

68

14

67

15

66

16

65

17

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20

61

21

60

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59

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58

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51

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A

6

A

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E

1

E

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D

B

C

B

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E

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V

DD

V

SS

CK

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BW

G

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ADSP

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A

8

A

9

DQ

B9

DQ

B8

DQ

B7

V

DDQ

V

SS

DQ

B6

DQ

B5

DQ

B4

DQ

B3

V

SS

V

DDQ

DQ

B2

DQ

B1

V

SS

NC

V

DD

ZZ

DQ

A1

DQ

A2

V

DDQ

V

SS

DQ

A3

DQ

A4

DQ

A5

DQ

A6

V

SS

V

DDQ

DQ

A7

DQ

A8

DQ

A9

冯： 2.12 3/2002

LBO

A

5

A

4

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

A

3

A

2

A

1

A

0

NC

V

SS

V

DD

A

18

A

17

A

10

A

11

A

12

A

13

A

14

A

15

A

16

4/28

1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

TQFP引脚说明

引脚位置

37, 36

35, 34, 33, 32, 100, 99, 82, 81, 44, 45, 46,

47, 48, 49, 50, 43, 42

80

63, 62, 59, 58, 57, 56, 53, 52

68, 69, 72, 73, 74, 75, 78, 79

13, 12, 9, 8, 7, 6, 3, 2

18, 19, 22, 23, 24, 25, 28, 29

51, 80, 1, 30

58, 59, 62, 63, 68, 69, 72, 73, 74

8, 9, 12, 13, 18, 19, 22, 23, 24

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75, 78, 79, 95, 96,

1, 2, 3, 6, 7,

25, 28, 29, 30

87

93, 94

95, 96

89

88

98, 92

97

86

83

84, 85

64

14

31

15, 41, 65, 91

5,10,17, 21, 26, 40, 55, 60, 67, 71, 76, 90

4, 11, 20, 27, 54, 61, 70, 77

16, 38, 39, 66

符号

A

0

, A

1

A

2

–A

18

A

19

DQ

A1

-DQ

A8

DQ

B1

-DQ

B8

DQ

C1

-DQ

C8

DQ

D1

-DQ

D8

DQ

A9

， DQ

B9

,

DQ

C9

， DQ

D9

NC

DQ

A1

-DQ

A9

DQ

B1

-DQ

B9

NC

BW

B

A

, B

B

C

, B

D

CK

GW

E

1

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3

E

2

G

ADV

ADSP ， ADSC

ZZ

FT

LBO

V

DD

V

SS

V

DDQ

NC

TYPE

I

I / O

描述

地址域的LSB和地址计数器的预置输入

地址输入

地址输入（ X18版本）

数据输入和输出引脚（ X32 ， X36版）

I / O

数据输入和输出引脚（ X36版）

无连接（ X32版）

I / O

数据输入和输出引脚（ X18版）

—

I

—

无连接（ X18版）

字节写，将所有启用的字节;低电平有效

字节写使能为DQ

A

， DQ

B

数据I / O的;低电平有效

字节写使能为DQ

C

， DQ

D

数据I / O的;低电平有效

（ X32 ， X36版）

时钟输入信号;高电平有效

全局写使能，将所有字节;低电平有效

芯片使能;低电平有效

芯片使能;高电平有效

输出使能;低电平有效

突发地址计数器提前实现;低电平有效

地址选通（处理器，高速缓存控制器） ;低电平有效

睡眠模式控制;高电平有效

流过管道或方式;低电平有效

线性突发顺序模式;低电平有效

核心供电

I / O和核心地

输出驱动器电源

无连接

冯： 2.12 3/2002

5/28

1999 ，千兆半导体公司

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

初步

GS816018/32/36T-250/225/200/166/150/133

100引脚TQFP

商用温度

工业级温度

特点

FT引脚用户可配置的过流或管道

手术

单周期取消（ SCD ）的操作

2.5 V或3.3 V +10 ％ / - 10 ％，核心供电

2.5 V或3.3 V的I / O供电

LBO引脚的直线或交错突发模式

在模式引脚内部输入电阻允许浮动模式引脚

默认为交错管道模式

字节写（ BW）和/或全局写（ GW ）的操作

内部自定时写周期

用于便携式应用的自动断电

JEDEC标准的100引脚TQFP封装

管道

3-1-1-1

3.3 V

2.5 V

溢流

通过

2-1-1-1

3.3 V

2.5 V

t

KQ

TCYCLE

CURR

(x18)

CURR

(x32/x36)

CURR

(x18)

CURR

(x32/x36)

t

KQ

TCYCLE

CURR

(x18)

CURR

(x32/x36)

CURR

(x18)

CURR

(x32/x36)

-250 -225 -200 -166 -150 -133单位

2.5 2.7 3.0 3.4 3.8 4.0纳秒

4.0 4.4 5.0 6.0 6.7 7.5纳秒

280

330

275

320

5.5

175

200

175

200

255

300

250

295

6.0

165

190

165

190

230

270

230

265

6.5

160

180

160

180

200

230

195

225

7.0

150

170

150

170

185

215

180

210

7.5

145

165

145

165

190

165

185

8.5

135

150

135

150

mA

ns

mA

1M ×18 ， 512K ×32 ， 512K ×36

18MB同步突发静态存储器

250兆赫， 133兆赫

2.5 V或3.3 V V

DD

2.5 V或3.3 V的I / O

周期可以与任何ADSP ADSC或输入来启动。在

连拍模式下，会产生后续的突发地址

在内部，并通过ADV控制。突发地址

计数器可以被配置成在计算的线性或

交错为了与线性突发顺序（ LBO ）的输入。该

突发功能不需要使用。新的地址可以被装载

在每一个周期用的芯片性能不劣化。

流经/管道读取

的数据输出寄存器的功能可以通过控制

通过FT模式引脚用户（引脚14 ）。抱着FT模式

引脚为低电平时， RAM的流量通过模式，导致

输出数据绕过数据输出寄存器。控股FT

高处的RAM中的管道模式，激活rising-

边沿触发数据输出寄存器。

字节写和全局写

通过使用字节写使能进行字节写操作

（BW）的输入与一个或多个单独的字节的写

信号（ Bx的）。此外，全局写（ GW）是供

写的字节写入所有字节在同一时间，不管

控制输入。

睡眠模式

低功耗（休眠模式）通过断言实现

（高）的ZZ的信号，或通过停止时钟（CK）。

在休眠模式下的内存数据将被保留。

核心和接口电压

该GS816018 / 32 / 36T工作在2.5 V或3.3 V电源

供应量。所有的输入都是3.3 V和2.5 V兼容。另

输出功率（V

DDQ

）引脚用于去耦输出噪声

从内部电路和分别为3.3 V和2.5 V兼容。

功能说明

应用

该GS816018 / 32 / 36T是18874368位（ 16777216位

对于X32版本）的高性能同步SRAM与

2位爆裂地址计数器。虽然一个类型的原本

对于二级缓存的应用程序支持开发高

高性能CPU ，该装置现在发现应用

同步SRAM应用，从DSP主

存储网络芯片组的支持。

控制

地址，数据I / O的芯片使能（ E1，E2， E3），地址脉冲串

控制输入（ ADSP ， ADSC ， ADV ），写控制输入

（ Bx的，BW ， GW）是同步的，并通过一个控制

正边沿触发的时钟输入端（ CK）。输出使能（ G）

和断电控制（ ZZ ）是异步输入。爆

冯： 2.12 3/2002

1/28

1999 ，千兆半导体公司

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

初步

GS816018/32/36T-250/225/200/166/150/133

GS816018 100引脚TQFP引脚

NC

V

DDQ

V

SS

NC

DQ

B1

DQ

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冯： 2.12 3/2002

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规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

A

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A

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1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

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512K ×32

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顶视图

11

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13

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A

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冯： 2.12 3/2002

LBO

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规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

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A

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SS

V

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A

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A

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A

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A

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A

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A

13

A

14

A

15

A

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3/28

1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

GS816036 100引脚TQFP引脚

DQ

C9

DQ

C8

DQ

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V

DDQ

V

SS

DQ

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V

SS

V

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DQ

C2

DQ

C1

FT

V

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V

SS

DQ

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DQ

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V

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V

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SS

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DQ

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7

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512K ×36

10

71

顶视图

11

70

12

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A

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A

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DQ

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V

DDQ

V

SS

DQ

B6

DQ

B5

DQ

B4

DQ

B3

V

SS

V

DDQ

DQ

B2

DQ

B1

V

SS

NC

V

DD

ZZ

DQ

A1

DQ

A2

V

DDQ

V

SS

DQ

A3

DQ

A4

DQ

A5

DQ

A6

V

SS

V

DDQ

DQ

A7

DQ

A8

DQ

A9

冯： 2.12 3/2002

LBO

A

5

A

4

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

A

3

A

2

A

1

A

0

NC

V

SS

V

DD

A

18

A

17

A

10

A

11

A

12

A

13

A

14

A

15

A

16

4/28

1999 ，千兆半导体公司

初步

GS816018/32/36T-250/225/200/166/150/133

TQFP引脚说明

引脚位置

37, 36

35, 34, 33, 32, 100, 99, 82, 81, 44, 45, 46,

47, 48, 49, 50, 43, 42

80

63, 62, 59, 58, 57, 56, 53, 52

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8, 9, 12, 13, 18, 19, 22, 23, 24

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16, 38, 39, 66

符号

A

0

, A

1

A

2

–A

18

A

19

DQ

A1

-DQ

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DQ

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DQ

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， DQ

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,

DQ

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DQ

A1

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DQ

B1

-DQ

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NC

BW

B

A

, B

B

C

, B

D

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GW

E

1

, E

3

E

2

G

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ADSP ， ADSC

ZZ

FT

LBO

V

DD

V

SS

V

DDQ

NC

TYPE

I

I / O

描述

地址域的LSB和地址计数器的预置输入

地址输入

地址输入（ X18版本）

数据输入和输出引脚（ X32 ， X36版）

I / O

数据输入和输出引脚（ X36版）

无连接（ X32版）

I / O

数据输入和输出引脚（ X18版）

—

I

—

无连接（ X18版）

字节写，将所有启用的字节;低电平有效

字节写使能为DQ

A

， DQ

B

数据I / O的;低电平有效

字节写使能为DQ

C

， DQ

D

数据I / O的;低电平有效

（ X32 ， X36版）

时钟输入信号;高电平有效

全局写使能，将所有字节;低电平有效

芯片使能;低电平有效

芯片使能;高电平有效

输出使能;低电平有效

突发地址计数器提前实现;低电平有效

地址选通（处理器，高速缓存控制器） ;低电平有效

睡眠模式控制;高电平有效

流过管道或方式;低电平有效

线性突发顺序模式;低电平有效

核心供电

I / O和核心地

输出驱动器电源

无连接

冯： 2.12 3/2002

5/28

1999 ，千兆半导体公司

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。