MultiGen的
GF9101高
高性能多速率数字滤波器
数据表
特点
高度优化&灵活的架构，多速率
FIR滤波应用
实现了在40 MHz工作频率的双12抽头滤波器或
单23或24抽头滤波器在20MHz的最高工作
数据速率
与存储多达108个完全可编程12自来水过滤器
在每个抽头12位系数，动态
寻址在每个时钟周期
3灵活的存储器加载方式
20位管道串接多达3设备
20位累加器的输出
滤波器输出否定和零控制
同时支持对称和非对称的FIR
过滤器
40 MHz的最大计算和输入/输出数据
价格
应用
视频速率转换;高性能FIR滤波器;
自适应数字滤波器;视频编码;数字调制
描述
该GF9101是一种高性能的多速率数字滤波器
它可以被编程以执行范围广泛的
使用两个对称的信号处理功能和
非对称滤波器结构。它是由一个12抽头的
FIR滤波器的内部RAM中保存多达108个人
过滤器。外部控制的地址总线中选择的一个
在108的过滤器在每个时钟周期。流水线结构
允许最多三个器件的级联，没有额外的
硬件。
提供了用于复用的两个10位输入移位寄存器
滤波应用。 12位的系数可以是
在串口，高速并行编程或
微处理器模式。在高速并行模式下，
的108过滤器的任何人可以在18个时钟重新编程
周期。
订购信息
产品型号
GF9101 - CMQ
包
160针的金属四
温度
0°至70℃
GF9101
1
+10
DATA -A -IN
ENA
+10
数据-B -OUT
ENB
SEL -A / B
ENC
COEF - ADDR
R
0
+10
DATA -A -OUT
+10
自来水塔
CELL CELL
1
2
7
R
龙头
CELL
11
7
龙头
CELL
12
DATA- B-IN
R
R
R
Σ
±14.11
零
R
4R
± 13.6 TRUNCATED
否定
R
延迟
1,3,4,5
R
2
数据B SEL
DELAY SEL
±13.6
CON组fi guration
注册
±13.6
携带
IN
±13.6
管道式
R
±13.6
0
1
±13.6
+
R
±13.6
管道-OUT
FB- SEL
R
框图
修订日期： 1999年7月
GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3
电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com
www.gennum.com
文件号520 - 64 - 7
I / O说明
符号
V
DD
PIN号
1, 10, 20, 29, 40, 41,
59, 69, 80, 81, 90, 99,
109, 120, 121, 129,
140, 150, 160
3, 6, 8, 19, 33, 36, 39,
46, 49, 60, 73, 76, 79,
83, 86, 88, 100, 113,
116, 119, 122, 125,
139, 153, 155, 159
138
I
TYPE
描述
+ 5V电源引脚。在V之间的0.1μF电容
CC
和GND引脚
被推荐的。
GF9101
GND
设备接地。
CLK_IN
系统时钟。除了配置所有的投入，以及所有内部寄存器
时钟上的CLK_IN的上升沿。
输入数据寄存器A0 - A11 。 9位有符号或10位无符号数据。
输入数据到寄存器B11 - B0 。 9位有符号或10位无符号数据。
移位使能A0 - A11 。允许转移的寄存器高时。
按住Shift键启用B0 - B11 。使得移的B寄存器高的时候。
启用C0 - C11 。使C寄存器时高。了C寄存器转移
从A或B寄存器取决于SEL_A / B的状态数据。
选择A或B寄存器。选择寄存器高的时候，或注册B时，
低要传送到C寄存器。
对于系数和配置寄存器数据总线：
一个）平行和微处理器负载模式： COEF_DATA （ 7-0 ）用于将
负载8位数据装入内部RAM 。
二）串行加载模式： COEF_DATA （7 ）用于以串行方式将内部
内存。
C）配置模式： COEF_DATA （ 6-0 ）是输入到配置
注册。
DATA_A_IN （ 9-0 ）
DATA_B_IN （ 9-0 ）
ENA
ENB
ENC
127, 128, 130-137
141-149, 151
23
24
25
I
I
I
I
I
SEL_A / B
22
I
COEF_DATA （ 7-0 ）
96-98, 101-105
I
COEF_ADDR （ 9-0 ）
78, 77, 75, 74, 72, 47,
45-42
I
地址总线的内部RAM （地址0 -> 107 ） ：
a）运行模式： COEF_ADDR （ 6-0 ）选择的108套的12个系数1
在内部RAM中。
B）平行和微型处理器的加载模式：选择内部RAM
地址为8位数据加载COEF_DATA （ 7-0 ） 。
COEF_WR
17
I
启用COEF_DATA （ 7-0 ） 。 LOAD_EN必须为COEF_WR被使能来
工作：
一），并行和微处理器负载模式：允许COEF_DATA （ 7-0 ）
在内部RAM寄存器或装载的8位数据。
B）串行加载模式：在一个较高的电平转换，一个比特的数据得到
主频在通过COEF_DATA第7位内部RAM 。
load_en
18
I
在加载模式下使用。此信号选择特定的GF9101设备
当2个或多个共享同一总线的负载。具体的GF9101
设备选择时，设置为低。 LOAD_EN必须启用COEF_WR 。
对于使用串行加载一个单一的GF9101 ，该引脚可设置为低。
这个信号否定过滤总和在进入流水线输出部分前
当高。
零之和过滤进入流水线输出时部分低之前。
反馈选择。选择数据PIPELINE_IN时低或过滤总和
PIPELINE_OUT当高到输出累加器的输入。
否定
126
I
零
FB_SEL
123
124
I
I
2
520 - 64 - 7
I / O说明
符号
CON连接gure
PIN号
21
TYPE
I
描述
GF9101复位/配置。重置GF9101时，至少有一个时钟高
期。负载COEF_DATA （ 6-0 ）插入一个高配置寄存器
到低电平的转换。该位被置低运行模式。使用时，配置高，
该GF9101复位，但在内部RAM和寄存器在运行中的值
模式部分不会改变。这意味着， GF9101可以是
重新配置内部RAM已被加载之后。
管道输入。输入到输出累加器时FB_SEL低。
GF9101
PIPELINE_IN （ 19-0 ）
38,37, 35, 34, 32-30,
28-26, 15-11, 9, 7, 5,
4, 2
71, 70, 68-61
58-50, 48
82, 84, 85, 87, 89, 91-
95, 106-108, 110-
112, 114, 115, 117,
118
16
I
DATA_A_OUT （ 9-0 ）
DATA_B_OUT （ 9-0 ）
PIPELINE_OUT （ 19-
0)
O
O
O
从A11寄存器的输出数据。
从寄存器B0的输出数据。
管道输出。累加器或PIPELINE_IN的输出视
FB_SEL 。
S_LOAD_CMP
O
串行加载完成。
a）串行加载模式：当高，表明所有内部RAM有
被加载。
SCAN_IN ， SCAN_EN
TEST
POUT ，扫描输出
157, 156
158
152, 154
设置为低。
置高。
无连接。
注： GF9101所有未使用的输入应连接到GND
GF9101操作
该GF9101有两种操作模式：所述负载模式和
运行模式。在负载模式下，该系数
滤波器被写入到内部RAM中。在运行模式下，
GF9101用于过滤信号。
前GF9101可以过滤的信号，两个步骤必须
执行：
1.配置 - 通过写1个7位来实现的
字到配置寄存器。该寄存器
认为影响了静态操作参数
加载模式和运行模式。
2.内存装载 - 在配置完成后进行。该
内部RAM必须装入108中的至少一个
前的信号可以被处理的滤波系数设定。
CON组fi guration
该GF9101是通过举办配置高的，在复位
至少一个时钟周期。配置出现在一高
在配置引脚低电平的转换。这种过渡
注册COEF_DATA （ 6-0 ），进入配置
寄存器。表1示出了在各个位的意义
CON组fi guration寄存器。
使用时，配置高， GF9101复位，但
在内部RAM和寄存器中的运行模式值
部分没有改变。这意味着， GF9101可
内部RAM已经被加载之后被重新配置。
内存装载
该GF9101包含12个抽头细胞108 12位内存
地点为每个水龙头。当加载的内存，水龙头
细胞必须被视为6个内存银行108 24位
在每个存储库的位置。每个存储器组是
分配给一对抽头细胞如表2所示。
在配置过程中，无论是平行的，微处理器，或
串行加载被选择。当在负载模式下，该
内存输出是不确定的。请参考GF9101
框图公告称，即使内存
输出是不确定的，几个有效的输出可以是在
处理下面乘法器节，并且可以退出
GF9101正确。这将是对自适应滤波的有用
其中，水龙头的回忆可以，而GF9101改变
输出仍然有效。上电时，内部RAM
该GF9101处于无序状态，并且不初始化为
零。
3
520 - 64 - 7
表1 ：配置寄存器的格式
CON组fi guration
寄存器位
COEF_DATA(6-0)
0
1
并行加载
意
模式A （ 1，如果A输入签署， 0，如果无符号）
模式B （ 1，如果B输入签署， 0，如果无符号）
DELAY_SEL选择延迟流水线：
位3,2
0, 0
0, 1
1, 0
1, 1
延迟周期CLK_IN
1
3
4
5
如果并行装载选择，无论是COEF_WR引脚和
该LOAD_EN销确定GF9101是否在
负载模式。当COEF_WR和LOAD_EN都很低，
负载模式时，运行模式被禁用，并且
写入到存储器可以发生。并行加载是随机的
访问和同步。
数据通过COEF_DATA （ 7-0 ）和它的目的地写入
由COEF_ADDR （ 9-0 ）来确定。系数存储器
通过写8位的时间，最先两个临时装
寄存器（ 15位-0 ），最后到所需的存储体
（位23-0 ） 。每个存储体字在三个装
时钟周期。 COEF_ADDR （ 9-7 ）定义的地址
位置暂存器（ TEMP_REG_A和
TEMP_REG_B ）和存储体。 COEF_ADDR （ 6-0 ）
确定滤波器系数的地址（0 -107 ）在
内部RAM中。 COEF_ADDR （ 6-0 ）必须小于108。
表3 ， COEF_ADDR （ 9-7 ）决定了以下事项：
表3 ：临时加载寄存器和存储器银行
COEF_ADDR(9-7)
（ BINARY ）
111
目的地
TEMP_REG_B
TEMP_REG_A
MB5
MB4
MB3
MB2
MB1
MB0
1
GF9101
3, 2
4
DATA_B_SEL 0选择B12两个12抽头
过滤器或外部1 24抽头滤波器
连接DATA_A_OUT到DATA_B_IN 。
DATA_B_SEL 1选择A12的23抽头
过滤器。
LOAD模式选择（见下文）
位6,5
0, 0
0, 1
1, 0
1, 1
加载模式
6,5
比特数
8 (15-8)
8 (7-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
串行
110
并行
101
微处理器
版权所有
100
011
表2 ：内存位置的内部RAM
记忆库（ BITS ）
0 (23-12)
0 (11-0)
1 (23-12)
1 (11-0)
2 (23-12)
2 (11-0)
3 (23-12)
3 (11-0)
4 (23-12)
4 (11-0)
5 (23-12)
5 (11-0)
TAPS （ BITS ）
0 (11-0)
2 (11-0)
3 (11-0)
4 (11-0)
5 (11-0
6 (11-0)
7 (11-0)
8 (11-0)
9 (11-0)
10 (11-0)
11 (11-0)
12 (11-0)
010
001
000
注1 ：记忆库5号
TEMP_REG_A和TEMP_REG_B暂时保持记忆
位，分别为（ 7-0 ）和（ 15-8） 。 3个8位的写操作
需要如下写一个24位的内存：
1.将COEF_DATA （ 7-0 ）为TEMP_REG_A
2.将COEF_DATA （ 7-0 ）为TEMP_REG_B
3.加载COEF_DATA （ 7-0 ） ， TEMP_REG_B （ 7-0 ） ，以及
TEMP_REG_A （ 7-0 ）到所选择的存储体， MB0-
MB5 （ 23-0 ） 。
虽然COEF_ADDR （ 9-7 ）选择MB0 - MB5写作，
COEF_ADDR （ 6-0 ）选择存储库位置
24位的字被写入。并行加载
同步的CLK_IN 。当COEF_WR和LOAD_EN
两者都低时， 8位字将被写上的上升沿
CLK_IN 。连续的写入操作可能会无限期地进行
保持COEF_WR和LOAD_EN低。并行加载
时序图显示在图1 。
4
520 - 64 - 7
在图1中中所示的时序图，将加载于表4中示出所述的回忆：
表4 ：内存加载到并行加载模式内部RAM
TAP （位置）
1 (0)
2 (0)
11 (107)
12 (107)
12位WORD十六进制。
FB2
EF4
CCC
DDD
存储银行
MB0
MB0
GF9101
MB5
MB5
CON连接gure
load_en
COEF_WR
COEF_DATA
(7-0)
XX
F4
2E
FB
DD
CD
CC
XX
COEF_ADDR
(9-0)
XX
300
380
000
36B
3EB
2EB
XX
CLK_IN
图。 1并行加载时序图
所产生的地址被示于表5 。
定时的并行负载信号是相同
其他的同步输入。
表5 ：地址生成并行加载示例
目的地
TEMP_REG_A
TEMP_REG_B
MB0
TEMP_REG_A
TEMP_REG_B
MB5
COEF_ADDR
（ 9-7 ）的BINARY
110
111
000
110
111
101
COEF_ADDR
（ 6-0 ）以十六进制
X
X
0
X
X
6B
COEF_ADDR
（ 9-0 ）以十六进制
300
380
000
36B或300
3EB或380
2EB
微处理器负载
如果微处理器装载被选择，则LOAD_EN销
独自决定运行模式或负载模式。当
LOAD_EN低，负载模式被选择时，运行模式
处于关闭状态，但不会发生写入直到COEF_WR低。
微处理器的负载是随机接入和
异步的。像并行加载，微处理器
装载使用COEF_DATA （ 7-0 ）和COEF_ADDR （ 9-0 ）以
写3个8位字为每个24位的内存写入。
处理是相同的并行加载。在
微处理器模式时，至少有一组滤波器系数的
5
520 - 64 - 7
MultiGen的
GF9101高
高性能多速率数字滤波器
数据表
特点
高度优化&灵活的架构，多速率
FIR滤波应用
实现了在40 MHz工作频率的双12抽头滤波器或
单23或24抽头滤波器在20MHz的最高工作
数据速率
与存储多达108个完全可编程12自来水过滤器
在每个抽头12位系数，动态
寻址在每个时钟周期
3灵活的存储器加载方式
20位管道串接多达3设备
20位累加器的输出
滤波器输出否定和零控制
同时支持对称和非对称的FIR
过滤器
40 MHz的最大计算和输入/输出数据
价格
应用
视频速率转换;高性能FIR滤波器;
自适应数字滤波器;视频编码;数字调制
描述
该GF9101是一种高性能的多速率数字滤波器
它可以被编程以执行范围广泛的
使用两个对称的信号处理功能和
非对称滤波器结构。它是由一个12抽头的
FIR滤波器的内部RAM中保存多达108个人
过滤器。外部控制的地址总线中选择的一个
在108的过滤器在每个时钟周期。流水线结构
允许最多三个器件的级联，没有额外的
硬件。
提供了用于复用的两个10位输入移位寄存器
滤波应用。 12位的系数可以是
在串口，高速并行编程或
微处理器模式。在高速并行模式下，
的108过滤器的任何人可以在18个时钟重新编程
周期。
订购信息
产品型号
GF9101 - CMQ
包
160针的金属四
温度
0°至70℃
GF9101
1
+10
DATA -A -IN
ENA
+10
数据-B -OUT
ENB
SEL -A / B
ENC
COEF - ADDR
R
0
+10
DATA -A -OUT
+10
自来水塔
CELL CELL
1
2
7
R
龙头
CELL
11
7
龙头
CELL
12
DATA- B-IN
R
R
R
Σ
±14.11
零
R
4R
± 13.6 TRUNCATED
否定
R
延迟
1,3,4,5
R
2
数据B SEL
DELAY SEL
±13.6
CON组fi guration
注册
±13.6
携带
IN
±13.6
管道式
R
±13.6
0
1
±13.6
+
R
±13.6
管道-OUT
FB- SEL
R
框图
修订日期： 1999年7月
GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3
电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com
www.gennum.com
文件号520 - 64 - 7
I / O说明
符号
V
DD
PIN号
1, 10, 20, 29, 40, 41,
59, 69, 80, 81, 90, 99,
109, 120, 121, 129,
140, 150, 160
3, 6, 8, 19, 33, 36, 39,
46, 49, 60, 73, 76, 79,
83, 86, 88, 100, 113,
116, 119, 122, 125,
139, 153, 155, 159
138
I
TYPE
描述
+ 5V电源引脚。在V之间的0.1μF电容
CC
和GND引脚
被推荐的。
GF9101
GND
设备接地。
CLK_IN
系统时钟。除了配置所有的投入，以及所有内部寄存器
时钟上的CLK_IN的上升沿。
输入数据寄存器A0 - A11 。 9位有符号或10位无符号数据。
输入数据到寄存器B11 - B0 。 9位有符号或10位无符号数据。
移位使能A0 - A11 。允许转移的寄存器高时。
按住Shift键启用B0 - B11 。使得移的B寄存器高的时候。
启用C0 - C11 。使C寄存器时高。了C寄存器转移
从A或B寄存器取决于SEL_A / B的状态数据。
选择A或B寄存器。选择寄存器高的时候，或注册B时，
低要传送到C寄存器。
对于系数和配置寄存器数据总线：
一个）平行和微处理器负载模式： COEF_DATA （ 7-0 ）用于将
负载8位数据装入内部RAM 。
二）串行加载模式： COEF_DATA （7 ）用于以串行方式将内部
内存。
C）配置模式： COEF_DATA （ 6-0 ）是输入到配置
注册。
DATA_A_IN （ 9-0 ）
DATA_B_IN （ 9-0 ）
ENA
ENB
ENC
127, 128, 130-137
141-149, 151
23
24
25
I
I
I
I
I
SEL_A / B
22
I
COEF_DATA （ 7-0 ）
96-98, 101-105
I
COEF_ADDR （ 9-0 ）
78, 77, 75, 74, 72, 47,
45-42
I
地址总线的内部RAM （地址0 -> 107 ） ：
a）运行模式： COEF_ADDR （ 6-0 ）选择的108套的12个系数1
在内部RAM中。
B）平行和微型处理器的加载模式：选择内部RAM
地址为8位数据加载COEF_DATA （ 7-0 ） 。
COEF_WR
17
I
启用COEF_DATA （ 7-0 ） 。 LOAD_EN必须为COEF_WR被使能来
工作：
一），并行和微处理器负载模式：允许COEF_DATA （ 7-0 ）
在内部RAM寄存器或装载的8位数据。
B）串行加载模式：在一个较高的电平转换，一个比特的数据得到
主频在通过COEF_DATA第7位内部RAM 。
load_en
18
I
在加载模式下使用。此信号选择特定的GF9101设备
当2个或多个共享同一总线的负载。具体的GF9101
设备选择时，设置为低。 LOAD_EN必须启用COEF_WR 。
对于使用串行加载一个单一的GF9101 ，该引脚可设置为低。
这个信号否定过滤总和在进入流水线输出部分前
当高。
零之和过滤进入流水线输出时部分低之前。
反馈选择。选择数据PIPELINE_IN时低或过滤总和
PIPELINE_OUT当高到输出累加器的输入。
否定
126
I
零
FB_SEL
123
124
I
I
2
520 - 64 - 7
I / O说明
符号
CON连接gure
PIN号
21
TYPE
I
描述
GF9101复位/配置。重置GF9101时，至少有一个时钟高
期。负载COEF_DATA （ 6-0 ）插入一个高配置寄存器
到低电平的转换。该位被置低运行模式。使用时，配置高，
该GF9101复位，但在内部RAM和寄存器在运行中的值
模式部分不会改变。这意味着， GF9101可以是
重新配置内部RAM已被加载之后。
管道输入。输入到输出累加器时FB_SEL低。
GF9101
PIPELINE_IN （ 19-0 ）
38,37, 35, 34, 32-30,
28-26, 15-11, 9, 7, 5,
4, 2
71, 70, 68-61
58-50, 48
82, 84, 85, 87, 89, 91-
95, 106-108, 110-
112, 114, 115, 117,
118
16
I
DATA_A_OUT （ 9-0 ）
DATA_B_OUT （ 9-0 ）
PIPELINE_OUT （ 19-
0)
O
O
O
从A11寄存器的输出数据。
从寄存器B0的输出数据。
管道输出。累加器或PIPELINE_IN的输出视
FB_SEL 。
S_LOAD_CMP
O
串行加载完成。
a）串行加载模式：当高，表明所有内部RAM有
被加载。
SCAN_IN ， SCAN_EN
TEST
POUT ，扫描输出
157, 156
158
152, 154
设置为低。
置高。
无连接。
注： GF9101所有未使用的输入应连接到GND
GF9101操作
该GF9101有两种操作模式：所述负载模式和
运行模式。在负载模式下，该系数
滤波器被写入到内部RAM中。在运行模式下，
GF9101用于过滤信号。
前GF9101可以过滤的信号，两个步骤必须
执行：
1.配置 - 通过写1个7位来实现的
字到配置寄存器。该寄存器
认为影响了静态操作参数
加载模式和运行模式。
2.内存装载 - 在配置完成后进行。该
内部RAM必须装入108中的至少一个
前的信号可以被处理的滤波系数设定。
CON组fi guration
该GF9101是通过举办配置高的，在复位
至少一个时钟周期。配置出现在一高
在配置引脚低电平的转换。这种过渡
注册COEF_DATA （ 6-0 ），进入配置
寄存器。表1示出了在各个位的意义
CON组fi guration寄存器。
使用时，配置高， GF9101复位，但
在内部RAM和寄存器中的运行模式值
部分没有改变。这意味着， GF9101可
内部RAM已经被加载之后被重新配置。
内存装载
该GF9101包含12个抽头细胞108 12位内存
地点为每个水龙头。当加载的内存，水龙头
细胞必须被视为6个内存银行108 24位
在每个存储库的位置。每个存储器组是
分配给一对抽头细胞如表2所示。
在配置过程中，无论是平行的，微处理器，或
串行加载被选择。当在负载模式下，该
内存输出是不确定的。请参考GF9101
框图公告称，即使内存
输出是不确定的，几个有效的输出可以是在
处理下面乘法器节，并且可以退出
GF9101正确。这将是对自适应滤波的有用
其中，水龙头的回忆可以，而GF9101改变
输出仍然有效。上电时，内部RAM
该GF9101处于无序状态，并且不初始化为
零。
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表1 ：配置寄存器的格式
CON组fi guration
寄存器位
COEF_DATA(6-0)
0
1
并行加载
意
模式A （ 1，如果A输入签署， 0，如果无符号）
模式B （ 1，如果B输入签署， 0，如果无符号）
DELAY_SEL选择延迟流水线：
位3,2
0, 0
0, 1
1, 0
1, 1
延迟周期CLK_IN
1
3
4
5
如果并行装载选择，无论是COEF_WR引脚和
该LOAD_EN销确定GF9101是否在
负载模式。当COEF_WR和LOAD_EN都很低，
负载模式时，运行模式被禁用，并且
写入到存储器可以发生。并行加载是随机的
访问和同步。
数据通过COEF_DATA （ 7-0 ）和它的目的地写入
由COEF_ADDR （ 9-0 ）来确定。系数存储器
通过写8位的时间，最先两个临时装
寄存器（ 15位-0 ），最后到所需的存储体
（位23-0 ） 。每个存储体字在三个装
时钟周期。 COEF_ADDR （ 9-7 ）定义的地址
位置暂存器（ TEMP_REG_A和
TEMP_REG_B ）和存储体。 COEF_ADDR （ 6-0 ）
确定滤波器系数的地址（0 -107 ）在
内部RAM中。 COEF_ADDR （ 6-0 ）必须小于108。
表3 ， COEF_ADDR （ 9-7 ）决定了以下事项：
表3 ：临时加载寄存器和存储器银行
COEF_ADDR(9-7)
（ BINARY ）
111
目的地
TEMP_REG_B
TEMP_REG_A
MB5
MB4
MB3
MB2
MB1
MB0
1
GF9101
3, 2
4
DATA_B_SEL 0选择B12两个12抽头
过滤器或外部1 24抽头滤波器
连接DATA_A_OUT到DATA_B_IN 。
DATA_B_SEL 1选择A12的23抽头
过滤器。
LOAD模式选择（见下文）
位6,5
0, 0
0, 1
1, 0
1, 1
加载模式
6,5
比特数
8 (15-8)
8 (7-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
24 (23-0)
串行
110
并行
101
微处理器
版权所有
100
011
表2 ：内存位置的内部RAM
记忆库（ BITS ）
0 (23-12)
0 (11-0)
1 (23-12)
1 (11-0)
2 (23-12)
2 (11-0)
3 (23-12)
3 (11-0)
4 (23-12)
4 (11-0)
5 (23-12)
5 (11-0)
TAPS （ BITS ）
0 (11-0)
2 (11-0)
3 (11-0)
4 (11-0)
5 (11-0
6 (11-0)
7 (11-0)
8 (11-0)
9 (11-0)
10 (11-0)
11 (11-0)
12 (11-0)
010
001
000
注1 ：记忆库5号
TEMP_REG_A和TEMP_REG_B暂时保持记忆
位，分别为（ 7-0 ）和（ 15-8） 。 3个8位的写操作
需要如下写一个24位的内存：
1.将COEF_DATA （ 7-0 ）为TEMP_REG_A
2.将COEF_DATA （ 7-0 ）为TEMP_REG_B
3.加载COEF_DATA （ 7-0 ） ， TEMP_REG_B （ 7-0 ） ，以及
TEMP_REG_A （ 7-0 ）到所选择的存储体， MB0-
MB5 （ 23-0 ） 。
虽然COEF_ADDR （ 9-7 ）选择MB0 - MB5写作，
COEF_ADDR （ 6-0 ）选择存储库位置
24位的字被写入。并行加载
同步的CLK_IN 。当COEF_WR和LOAD_EN
两者都低时， 8位字将被写上的上升沿
CLK_IN 。连续的写入操作可能会无限期地进行
保持COEF_WR和LOAD_EN低。并行加载
时序图显示在图1 。
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在图1中中所示的时序图，将加载于表4中示出所述的回忆：
表4 ：内存加载到并行加载模式内部RAM
TAP （位置）
1 (0)
2 (0)
11 (107)
12 (107)
12位WORD十六进制。
FB2
EF4
CCC
DDD
存储银行
MB0
MB0
GF9101
MB5
MB5
CON连接gure
load_en
COEF_WR
COEF_DATA
(7-0)
XX
F4
2E
FB
DD
CD
CC
XX
COEF_ADDR
(9-0)
XX
300
380
000
36B
3EB
2EB
XX
CLK_IN
图。 1并行加载时序图
所产生的地址被示于表5 。
定时的并行负载信号是相同
其他的同步输入。
表5 ：地址生成并行加载示例
目的地
TEMP_REG_A
TEMP_REG_B
MB0
TEMP_REG_A
TEMP_REG_B
MB5
COEF_ADDR
（ 9-7 ）的BINARY
110
111
000
110
111
101
COEF_ADDR
（ 6-0 ）以十六进制
X
X
0
X
X
6B
COEF_ADDR
（ 9-0 ）以十六进制
300
380
000
36B或300
3EB或380
2EB
微处理器负载
如果微处理器装载被选择，则LOAD_EN销
独自决定运行模式或负载模式。当
LOAD_EN低，负载模式被选择时，运行模式
处于关闭状态，但不会发生写入直到COEF_WR低。
微处理器的负载是随机接入和
异步的。像并行加载，微处理器
装载使用COEF_DATA （ 7-0 ）和COEF_ADDR （ 9-0 ）以
写3个8位字为每个24位的内存写入。
处理是相同的并行加载。在
微处理器模式时，至少有一组滤波器系数的
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