英特尔公司
2.5 Gbit / s的
时钟和数据
恢复和
1:16解复用器
GD16524
特点
该CDR包含了所需的所有电路
可靠的采集和VCO的锁定
相到传入的数据流。
电输入灵敏度较好
超过800毫伏（BER <10
-10
).
设备超过了所有的ITU-T和
Bellcore的IEEE抖动要求时，
用推荐的环路滤波器中使用，
根据图3 （抖动容限，
- 转移和-generation ） 。
输出时钟（ 2.488千兆赫时
STM-16的数据输入中选择）就会维持
内的500 ppm的宽容tained
在不存在的参考频率
数据。
集成1时16分用器与
差分LVPECL输出提供了一个
简单的界面，系统的ASIC。
该GD16524是采用100引脚
TQFP封装（ 14 ×14毫米），热
塞在底部表面上。
l
概述
该GD16524是一种高性能
单片集成的多速率
时钟
和数据恢复
（CDR）的设备应用程序
电缆，用于光通信系统
其中包括：
u
SDH STM -16 /4/1
u
SONET OC -48 /12/3
u
千兆以太网
该GD16524特点：
u
限幅放大器的输入。
u
模拟的峰值电平检测电路。
u
数字信号丢失（ LOS ）显示器
电路与四个可选门限
设置。
u
连续相同的二进制数字
报警输出。
u
1点16分用器。
GD16524可以切换“上的即时”为
和从2.488千兆位/秒， 1.244 Gbit / s的，
622.08兆比特/秒，并155.52兆比特/秒。
GD16524还支持多达7 ％的过
头，允许2.66 Gbit / s的数据
传输。
该器件还具有一个额外的
高速的数据输入为环回串行
诊断测试。
DEC_ADJ SD_SEL
TCK
VCTL
BRS0
BRS1
SELTCK
超过ITU -T和Bellcore的要求一
抖动传递，代ments
与宽容。
集成限幅放大器。
上进行动态多比特速率操作
7 ％的开销数据速率的能力。
数字LOS监测和报警输出。
位连续检测输出。
多速率数据的输入。
差分CML数据输入与
内部50
W
负载端接。
综合1:16解复用器与LVPECL
输出。
控制输入为LVTTL 。
参考时钟选择：
- 155.52兆赫
- 38.88 MHz的
高速串行环回输入端。
单电源供电： + 3.3V
功耗： 800毫瓦（典型值）。
采用100引脚TQFP封装
（ 14 ×14毫米），在散热片
底表面上。
l
l
l
l
l
l
l
l
l
l
l
l
MON
MON_REF
SDIP
DIREF
SDIN
DIREFN
PEAK
检测
分频器
VCO
PCOP
PCON
DO0
DON0
l
MUX
限制
扩音器
B.B
相
探测器
DO15
DON15
VCC
VCCL
VCCO
VCCP
VCCV
BC_DET
LOCK_DET
LOCK
LOS_DET
应用
l
SLBIP
SLBIN
扩音器
BER
LOCK
检测
连续
位
探测器
SBER0
SBER1
/4
RCIP
RCIN
MUX
相
频率
检测
时钟和数据恢复光
通信系统包括：
- SDH STM- 16
- SONET OC- 48
- 千兆以太网
VBB
PCTL
VEE
VEEL
VEEP
VEEV
CDR_SEL
REF_SEL
数据手册Rev ：26
功能细节
在GD16524的主要应用是
作为一个接收器，用于光通信
系统：
u
SDH STM- 16
u
SONET OC- 48
u
千兆以太网
它集成：
u
限幅放大器
u
串行环回输入
u
压控振荡器（ VCO ）
u
一个锁定检测电路
u
一频率检测器（PFD）
u
一个连续的比特探测器
u
一个邦，邦鉴相器
u
综合1:16解复用器
u
数字LOS告警
成
锁相环
（PLL ） - 基础
多速率时钟和数据恢复电路
差分CML数据输入和
LVPECL的差分数据和时钟输出
放。
参考时钟到PFD是在1/64
的STM16 / OC- 48数据速率。通过
使用REF_SEL针基准时钟
输入（ RCIP / N），可以根据需要选择使用一个
155.52 MHz或38.88 MHz差分
PECL的参考时钟。参考
时钟频率是独立的
选择的数据速率。
该LOCK_DET信号
该LOCK_DET信号状态输出，
它监视内部的状态
锁定检测的GD16524 CDR电路
逻辑和BC_DET的输出电路
CUIT 。
LOCK_DET有效（置高） ，如果
VCO的频率不同于基准
频率
±500
PPM 。这种“出
由内部检测锁定“状态
锁定检测电路前面所述。
LOCK_DET也断言的情况下
由于没有数据，这被检测到的
通过将反应中的BC_DET电路
内部PLL的锁定时间检测
系统。
如果数据不存在，则分频VCO
昆西会漂离参考
频率，直到他们通过不同
±500
PPM 。
内部锁定检测逻辑将替代方案
CDR和收购模式之间内特
直到返回的数据，使GD16524
收购CDR锁功能
模式。
该LOCK_DET信号，但是，将重新
主要有效，直到BC_DET是DE- AS-
牢固插入和内部锁定检测电路
工作在CDR模式。
在GD16524的CDR电路具有
经过微调，以提供准确的
从VCO时，时钟输出稳定
数据是否存在。由于确切性质
内部VCO中，当数据不存在的
时钟输出频率会慢慢漂移
从所恢复的时钟频率，直至
当检测到超出锁状态。该
时间采取的GD16524走'出来的
锁定“在没有数据通常
至少为3毫秒，除非将一个外部税务局局长
扣器是用来拉VCO频率
远离参考频率。
当检测到数据丢失，即
BC_DET被认定时，或在分频VCO
频率不同于基准频
由昆西
±500
PPM ， LOCK_DET AS-是
牢固插入和内部锁定检测电路
切换到采集模式。这将
的损失时得到稳定的输出时钟
数据条件。
当BC_DET撤除和
分频VCO频率为500 ppm的范围内
基准频率的， LOCK_DET
将拉高到500
女士，
不知疲倦
吊灯选择的数据速率。
该BC_DET信号
内部电路监控输入数据
转换，并给出一个BC_DET输出
这是断言，如果超过256的信号
连续相同的位的0或1 ，是
检测到。
BC_DET将被解除断言之后才
约16位过渡是否变形
一个时间周期正比于内tected
所选择的数据速率（50毫微秒处的STM 16 /
OC-48).
VCO
压控振荡器是一个低噪声LC型differen-
TiAl基振荡器的调谐范围从2.4
至2.7 GHz 。调谐是通过将完成
电压施加到VCTL销。
轰隆轰隆鉴相器
在轰隆轰隆的相位检测器使用
in
CDR模式
作为一个真正的数字型DE-
tector ，产生一个二进制输出。它SAM-
普莱斯输入数据的两倍每个位
周期：一次的转变（预
vious ）在中间位周期和一次
的位周期。当一个OC-过渡
连续2位之间小人 - 的
在过渡样本的值BE-
补位将显示是否
VCO时钟领先或滞后的数据。故
该PLL通过位过渡控制
点，从而确保数据被采样
PLED在眼睛的中间，一旦
系统是在CDR模式。外部
环路滤波元件控制字符
PLL的开创性意义。
无论在PFD的二进制输出或
在轰隆轰隆鉴相器（取决于
荷兰国际集团的锁定检测用的模式电路：
扣器）传递到一个电荷泵，其
可以吸收或源电流或三态。该
电荷泵的输出端通过滤波
推荐的外部环路滤波器（用于
详情请参考图3）和反对
指令对VCO的调谐电压。
作为连续监视的结果
锁定检测电路的，对VCO频
昆西决不会偏离以上
500ppm的从基准时钟之前
PLL被认为是“失锁” 。
因此，采集时间是可预测的
和短且输出时钟PCOP /否
始终保持在500 ppm的范围，
确保下游安全时钟
电路。
锁定检测电路
内部锁定检测电路continu-
ously监视之间的差
的基准时钟和分频VCO
时钟。如果参考时钟和二
vided VCO频率由以上不同
为500ppm ，它切换PFD的进
PLL为了拉VCO回到屋内
锁相范围。该模式称为
该
采集模式。
在PFD用于确保可预测的
锁定条件， GD16524通过
锁定VCO的外部基准
时钟源。它仅是在一次采集中使用
习得和拉VCO的入锁定
范围，其中轰隆轰隆相位延迟
tector能够获取锁。该
PFD是用数字置位/复位细胞
给它一个真实的相位和频率
的特点。
一旦VCO的是内部的锁止范围
锁定检测电路切换
轰隆轰隆相位检测到PLL
为了锁定到该数据信号。这
模式被称为
CDR模式。
如果分频VCO频率不同于
由参考频率
±500
PPM ，
即，由于数据丢失，该内部锁DE-
TECT电路将给出一个稳定的输出时钟
在数据丢失的情况。
数据手册Rev ：26
GD16524
分页： 13 2
LOS_DET
信号检测的损失
期间（ LOS_DET ）报警输出为低电平
正常操作。
该LOS_DET信号是从输出
数位错误标志（ BEF）电路
监测虚假位数量跃迁
系统蒸发散在数据信号中。一个内部标志是
如果提出虚假的转换数为
高于预定的电平，即，如果位
误差率（BER）是高于预定
的水平。
这已经实现了用一个计数器
计数的假位转换。如果这
计数器用完的时间周期内的
BEF标志被设置。计数器的长度
可通过外部选择信号设置
（ SBER0和SBER1 ） 。的时间段
该虚假错误计数中是
64 kbit / s的对应26
ms
at
STM 16 / OC- 48数据速率。的长度
该计数器可被设置为检测近似
的0.5E -3， 1E- 3配合误码率， 2E- 3
或4E -3。
输入到BEF电路推导
从邦中邦检测样本数据。
正如上面所讨论的，邦DE-邦
tector样本传入的数据的两倍
每个比特周期，一旦在转变和
一旦在眼睛的中间。如果该值
在眼睛的中间样本的
连续两个比特是相等的，但在
所述过渡样本的值是不同
然后出现一个误码。
由于BEF系统检测到错误的转录位
两个连续比特之间位数，
只有位误差是由于高频
噪声被检测到。因此会有
不会是1： AC-之间1相关
信号的图阿尔BER和数量
由BEF系统检测到的错误。然而
以往的实际误码率相关联
在检测到的错误的数目
BEF系统。这意味着，通过选择能使
荷兰国际集团相应计数器的长度，这将
能够使被BEF系统设置
BEF标志在用户选择的误码
率。
一旦LOS_DET信号一直AS-
牢固插入时，将仅在解除断言
误码率小于设定的速率为
一个周期成比例的SE-
lected数据速率。 （至少125
ms
at
STM16 / OC- 48 ） 。
数据输入
限制扩增fi er
限制输入放大器是一种高性
formance输入数据信号调节
缓冲区的敏感性比8毫伏更好。
数据输入是慢性粒细胞白血病。
该输入可以是交流或直流电源接头
PLED 。在这两种情况下，输入端接是
通过引脚DIREF / DIREFN进行。如果
输入是交流耦合的放大器
具有内部偏移消除直流
反馈。请注意，该偏移cancella-
化只会工作，当输入为
AC耦合，如图中的
图上
第4页。
限幅放大器的输入是操作
tional当SD_SEL输入所配置
可连接到逻辑高电平（ VCC） 。
可选地，高速串行环 -
背面输入可以通过连接被选中
SD_SEL到逻辑低（ VEE） ，以允许
的环回诊断测试
系统。
DEC_ADJ
该DEC_ADJ输入可用于的COM
对于输入数据借以补偿用非对称
度量的占空比，从而使控制
限幅放大器的直流偏置电平
输出。的直流偏置点可以进行转向
向上或向下通过外部电位器。
通过这种方式，最佳数据SAM-
在轰隆轰隆相耦DE-点
tector可以实现的工作循环
30 ％至70％ 。如果DEC_ADJ引脚非
连接直流偏置默认为
内部设定级别优化输入
数据以50％的占空比。
峰值电平显示器
（ MON和MON_REF ）
孟和MON_REF引脚可
用于指示输入的峰值电平
数据。输出电压可在
周一销，其正比于所述
输入信号的峰值电平。 MON_REF
是内部产生的固定的参考
电压。之间的差
在MON的销，将得到的值
MON_REF的值表示峰值
输入的数据信号电平。
关于使用的应用程序数据
MON ， MON_REF和DEC_ADJ是可用
能够从牡蛎应用Depart-
换货。
输出
下列CDR的逻辑数据是DE-
复以16个差分（ LVPECL ）
在155.52兆比特/秒（ STM-16数据速率的数据
一起操作选中）和输出
用差155.52 MHz时钟。该
时钟输出也LVPECL 。
时钟输出频率与
所选择的输入数据速率和脱离
复用的数据输出比特速率。
内部生成的输出数据为参考
EnCE的电压（ VBB）也被提供。看
图6中第4页。
包
该GD16524是在一个100引脚提供
TQFP封装（ 14 ×14毫米）。
峰值电平显示器
一个集成的模拟峰值电平探测器
器电路持续监控输入
数据电压摆幅。
从该电路的输出为条件
并且可作为一个模拟输出
信号的MON端子。
位阶
接收到的串行数据的起始位
流解复用为DO0 ，该节
OND至D01和在最后接收到的位
16位帧DO15 。
数据手册Rev ：26
GD16524
第13 3
引脚列表
记忆：
SDIP ， SDIN
DIREF ， DIREFN
针编号：
12, 10
13, 9
引脚类型：
在慢性粒细胞白血病
终止
描述：
差是AC或DC耦合2.5 Gbit / s的，1.25 Gbit / s的622 Mbit / s的
或155 Mbit / s的数据输入。
终止SDIP和SDIN 。通常情况下终止50
W
通过47 nF的。对于DC连接的输入端连接到参考
通过50电压
W.
差分数据回送的投入。
差分输出数据。
解复用的顺序DO0 ， DO1 ... DO15 ，与DO0为
第一次收到位。
SLBIP ， SLBIN
DO0
DO1
DO2
DO3
DO4
DO5
DO6
DO7
DO8
DO9
DO10
DO11
DO12
DO13
DO14
DO15
DON0
DON1
DON2
DON3
DON4
DON5
DON6
DON7
DON8
DON9
DON10
DON11
DON12
DON13
DON14
DON15
18, 17
68, 67
66, 65
64, 63
62, 61
59, 58
57, 56
55, 54
53, 52
49, 48
47, 46
45, 44
43, 42
40, 39
38, 37
36, 35
34, 33
70, 73
在慢性粒细胞白血病
LVPECL输出
PCOP ， PCON
LVPECL输出
差分时钟输出。输出频率与选择
输入数据的比特率。即155.52 MHz的2.488千兆位输入数据
率。
差分155.52 MHz或38.88 MHz的参考时钟输入。
决策层调整。
VCO电压控制输入。
输入数据电平监视输出。
输入数据电平监视基准电压。
电荷泵控制。
参考电压输出为并行数据。
参考CLK频率选择。
0
155.52兆赫
1
38.88 MHz的
时钟和数据恢复的设置。
0
自动锁定， 500ppm的
1
手册相频率。检测PFC
多速率数据输入选择。
BRS0 BRS1输入
0
0
1.25 Gbit / s的
0
1
155 Mbit / s的
1
0
622 Mbit / s的
1
1
2.5 Gbit / s的
BER选择输入。
SBER0 SBER1
-3
0
0
0.5 × 10
-3
0
1
1 × 10
-3
1
0
2 × 10
-3
1
1
4 × 10
悬空的正常运行。只用在直流测试。
数据输入环回或限幅放大器选择。
0
环回输入
1
限幅放大器的输入
测试时钟选择。悬空的正常运行。仅用于
测试目的。
RCIP ， RCIN
DEC_ADJ
VCTL
MON
MON_REF
PCTL
VBB
REF_SEL
85, 83
14
97
15
16
91
72
87
PECL IN
ANL IN
ANL IN
ANL OUT
ANL OUT
ANL OUT
ANL OUT
LVTTL IN
CDR_SEL
71
LVTTL IN
BRS0 ， BRS1
88, 89
LVTTL IN
SBER0 ， SBER1
22, 23
LVTTL IN
TCK
SD_SEL
94
20
LVPECL IN
LVTTL IN
SELTCK
93
LVTTL IN
数据手册Rev ：26
GD16524
第13个5
QQ：2880707522 复制
