GAL20V8Z
GAL20V8ZD
零功耗ê
2
CMOS PLD
特点
零功率ê
2
CMOS技术
— 100
待机电流
- 输入瞬态检测的GAL20V8Z
- 专用掉电引脚上GAL20V8ZD
- 输入和输出锁存在断电
高性能ê
2
CMOS技术
- 12 ns最大传播延迟
- 最大频率= 83.3兆赫
- 8 ns最大时钟输入到数据输出
- TTL兼容的16 mA输出驱动器
- UltraMOS
先进的CMOS技术
电子电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
八个输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
- 可编程输出极性
- 从架构上类似于标准GAL20V8
下载所有的寄存器和上电复位
- 100 ％的功能可测性
应用程序包括：
电池供电系统
- DMA控制
- 状态机控制
- 高速图形处理
用于识别电子签名
I
8
OLMC
OE
功能框图
I / CLK
I
I
8
I
8
I /民进党
OLMC
IMUX
CLK
OLMC
I / O / Q
I / O / Q
可编程
与阵
(64 X 40)
8
OLMC
I / O / Q
2
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
I / O / Q
OLMC
I
I
I / O / Q
I
IMUX
I / OE
描述
该GAL20V8Z和GAL20V8ZD ，在100
A
待机电流
为12ns传播延迟提供最高速度和最低
动力组合PLD在市场上。该
GAL20V8Z / ZD采用莱迪思半导体公司的AD-制造的
vanced零功率ê
2
CMOS工艺制造，它结合了CMOS与
电可擦除（E
2
）浮栅技术。
该GAL20V8Z使用输入瞬态检测（ ITD）放
器件在待机模式下，是能够模拟完整的功能
族体的标准GAL20V8的。该GAL20V8ZD利用
专用掉电引脚（ DPP ），以将设备置于待机模式。
它有19个输入可用于与阵列。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
引脚配置
DIP
PLCC
I / CLK
I / O / Q
VCC
NC
I
I
I
I / C LK
I
I
25
I / O / Q
I / O / Q
23
I / O / Q
NC
21
1
2
3
4
5
6
7
8
9
10
11
12
24
23
VCC
I
I / O / Q
I / O / Q
I / O / Q
I / O / Q
4
I /民进党
I
I
NC
7
5
2
28
26
I / D P P
I
I
I
I
I
9
GAL20V8Z
GAL20V8ZD
顶视图
12
I
I
GAL
20V8Z
20V8ZD
22
21
20
19
I
I
I
I
I
GND
18
17
16
15
14
13
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I / O ê
I / O / Q
I / O / Q
11
14
NC
GND
16
I / OE
I
18
I / O / Q
19
I / O / Q
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1997年12月
20v8zzd_03
1
特定网络阳离子
GAL20V8Z
GAL20V8ZD
输出逻辑宏单元（ OLMC ）
下面的讨论涉及到配置的输出逻辑
宏单元。但是应当注意的是，实际的实现是accom-
通过开发软件/硬件plished ，是完全透明
父母给用户。
有三种OLMC全局配置模式成为可能：
简单的，复杂的，
和
注册。
每种模式的细节
说明在下面的页面。两个全局位， SYN和AC0 ，
控制所有的宏单元模式配置。的XOR位
每个宏单元控制所述输出中的任何3的极性
模式，而每个宏单元的AC1位控制在 -
把/输出配置。这两个全球16个人的架构设计师用手工
tecture位定义在GAL20V8Z / ZD所有可能的配置。
在这些结构位所提供的信息是只给了一个
更好地理解该装置的。编译器软件将反式
parently设置为从引脚定义这些结构位，所以
用户应该不需要直接操作这些结构位。
为OLMC编译器支持
软件编译器支持三种不同的全球OLMC模式
作为不同的设备类型。大多数编译器也有能力
自动选择设备类型，一般根据寄存器
用法和输出使能（OE ）的用法。注册设备上的使用情况
迫使软件选择注册方式。所有的组合
torial输出， OE的乘积项将强制控制
软件选择的复杂模式。该软件将选择
在简单模式下，只有当所有的输出是专用组合
没有OE控制。有关详细信息，请参阅编译器软
洁具手册。
当使用编译器来配置设备，用户
要特别注意在每种模式下的限制。
In
注册方式
引脚1 （ 2 ）和引脚13 （ 16 ）被永久CON-
想通时钟和输出使能，分别为。这些引脚不能
被配置为在注册模式专用的输入。
In
复模
引脚1 （ 2 ）和引脚13 （ 16 ）成为专用IN-
提出并使用销22 （26）和销15 （18）重新的反馈路径
spectively 。因为此反馈路径的使用，销22 （26）和
引脚15 （ 18 ）没有在此模式下，反馈选项。
In
简单模式
输出引脚的所有反馈路径路由
通过相邻引脚。在这样做时，两个最内部的销（销
18 （ 21 ） ，19 （ 23 ） ）将不会有反馈的选择，因为这些引脚
总是被配置为专用的组合输出。
在使用中产生的标准GAL20V8 JEDEC熔丝模式
由逻辑编译器的GAL20V8ZD ，必须特别注意
考虑到管脚4 （5）（ DPP），以确保它不被用作1
的功能输入。
3
特定网络阳离子
GAL20V8Z
GAL20V8ZD
注册方式
在注册的模式，宏单元被配置为专用
注册输出或I / O功能。
在这种模式下可用的建筑结构与所述
常见20R8和20RP4设备与各种排列
极性， I / O和寄存器位置。
所有注册的宏单元共享公共时钟和输出使能
控制引脚。任何宏小区可以被配置为登记或I /
O.多达八个寄存器或多达八个I / O是可能在这种模式下。
专用的输入或输出功能可以被实现为子
将I / O功能。
注册产出的人均产出八大产品条款。 I / O都
每个输出7乘积项。
引脚4（5 ）被用作上GAL20V8ZD专用掉电引脚。它
不能用作功能输入。
在JEDEC熔丝号，包括用户电子签名
（ UES ）熔丝和乘积项禁止（ PTD ）保险丝，显示
在接下来的页面上的逻辑图。
CLK
注册配置注册模式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 0这个定义输出配置。
- 引脚1 （ 2 ）共同控制的CLK注册
输出。
- 引脚13 （ 16 ）共同控制
OE
为注册
输出。
- 引脚1 （ 2 ） &引脚13 （ 16 ）被永久配置
CLK &
OE
注册输出配置。
D
Q
Q
XOR
OE
组合配置的注册方式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 1这个定义输出配置。
- 引脚1 （ 2 ） &引脚13 （ 16 ）被永久配置
CLK &
OE
注册输出配置。
XOR
注：开发软件会自动配置所有的建筑控制位，并检查适当的引脚使用。
4
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