FS714x
可编程锁相环时钟发生器
1.0主要特点
非常灵活和低抖动的锁相环（PLL）频率合成
无需外部环路滤波器元件
150MHz的CMOS或340MHz的PECL输出
通过我完全可配置
2
C - 总线
最多四个FS714x可以在一个单一的I使用
2
C总线
3.3V操作
独立的片上晶体振荡器和外部基准输入
非常低的“累积”抖动
2.0说明
该FS714x （ FS7140x或FS7145x ）是一款单芯片CMOS时钟发生器/再生IC设计，最大限度地降低成本和组件
2
算在各种电子系统中。经由I C总线接口，所述FS714x可适应许多钟生成要求。
参考和反馈分频器的长度，其细粒度和后分频器的灵活性，使FS714x最
灵活的独立提供的PLL时钟发生器。
图1 ：引脚配置： 16针（ 0.150" ） SOIC ， 16引脚（ 5.3毫米） SSOP
3.0应用
高精度频率合成
低频时钟乘法
视频行同步时钟的产生
激光打印机（ FS7145 ）
2008 SCILLC 。版权所有。
2008年5月 - 修订版5
出版订单号：
FS714x/D
FS714x
图2 ：设备框图
表1 ： FS7140引脚说明
针
TYPE
名字
描述
1
DI
SCL
串行接口的时钟（需要外部上拉）
2
DIO
SDA
串行接口的数据输入/输出（需要外部上拉）
3
DI
D
ADDR0
地址选择位“ 0 ”
4
P
VSS
地
5
AI
XIN
晶体振荡器反馈
6
AO
XOUT
晶振驱动
7
DI
D
ADDR1
地址选择位“ 1 ”
8
P
VDD
电源（ + 3.3V标称值）
9
AI
IPRG
PECL电流驱动编程
10
-
N / C
无连接
11
P
VSS
地
U
12
DI
REF
参考频率输入
13
-
N / C
无连接
14
P
VDD
电源（ + 3.3V标称值）
15
DO
CLKP
时钟输出
16
DO
CLKN
倒时钟输出
关键字： AI ：模拟量输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出;
DI - 3 =三电平数字输入; DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
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表2 ： FS7145引脚说明
针
TYPE
名字
描述
1
DI
SCL
串行接口的时钟（需要外部上拉）
2
DIO
SDA
串行接口的数据输入/输出（需要外部上拉）
3
DI
D
ADDR0
地址选择位“ 0 ”
4
P
VSS
地
5
AI
XIN
晶体振荡器反馈
6
AO
XOUT
晶振驱动
7
DI
D
ADDR1
地址选择位“ 1 ”
8
P
VDD
电源（ + 3.3V标称值）
9
AI
IPRG
PECL电流驱动编程
10
-
N / C
无连接
11
P
VSS
地
U
12
DI
REF
参考频率输入
U
13
DI
SYNC
同步输入
14
P
VDD
电源（ + 3.3V标称值）
15
DO
CLKP
时钟输出
16
DO
CLKN
倒时钟输出
关键字： AI ：模拟量输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出;
DI - 3 =三电平数字输入; DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
4.0功能框图
4.1锁相环（ PLL）的
该PLL是一个标准的相位和频率锁定环路结构。该PLL包括一个参考分频器，一相位频率
检测器（PFD ） ，电荷泵，一个内部环路滤波器，一个压控振荡器（VCO） ，一个反馈分频器和后分频器。
基准频率（通过板上晶体振荡器或外部频率源产生的） ，首先被还原
参考分频器。该频率被除以整数的值称为弹性模量和被表示为N R个对参考
分频器。这种划分基准，然后送入在PFD 。
VCO频率被反馈到PFD通过反馈分频器（模量记为NF） 。
在PFD将驱动VCO的向上或向下的频率，直到划分基准频率和分频VCO频率处出现
在PFD的输入端是相同的。基准频率与VCO频率之间的输入/输出关系是，则：
这个基本的锁相环方程可以改写为
后除法器（实际上是三个分隔后的一系列组合）以下的PLL和设备的输出频率最终方程为：
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FS714x
4.1.1 。参考分频器
参考分频器设计用于低相位抖动。除法器接受的任一晶体振荡器电路或外部输出
参考频率。参考分频器是一个12位的除法器，并且可以通过1不被编程为从1中的任何模数为4095 （除法
适用于日期代码之前， 0108 ） 。
4.1.2 。反馈分频器
反馈分频器是基于双模分频器（也称为双模预分频器）技术。它允许除以任何
12和16383之间的整数值，简单编程FBKDIV注册所需的弹性模量的等效二进制数。选
12岁以下的模量也是允许的。的模数： 4，5， 8，9，和10也被允许的（图4和5上不可日期代码之前
0108).
4.1.3 。后置分频器
后除法器由三个独立的可编程分频器，如示于图3 。
图3 ：后分频器
各个分频器的模量表示为N时
P1
, N
P2
和N
P3
和他们一起组成了阵列模N
PX
.
N
PX
= N
P1
×N个
P2
×N个
P3
后分频器进行了一些有用的功能。首先，它允许压控振荡器在一个窄的速度范围内相对于操作
的各种输出时钟的速度，该设备需要产生。第二，在分母中的额外整数允许更
灵活性在回路对于许多应用，其中频率必须精确地实现的编程。
需要注意的是标称50/50占空因数始终保持（即使选择其中有一个奇怪的模数） 。
请参阅表8的更多信息。
4.1.4 。晶体振荡器
的FS7140配备了皮尔斯式晶体振荡器。该晶体是在并联谐振模式进行运转。内部负荷
电容被设置为晶体。而指定的一个推荐的负载电容的晶体，晶体为其他标准
负载电容可以被使用，如果不是必需的基准频率（ 100ppm以下）的极高的精确度。
4.1.5 。参考分频器源MUX
频率为基准分频器的源可以被选择为所述装置的晶体振荡器或REF引脚由REFDSRC位。
当不使用晶体振荡器，优选到XIN连接到VSS。不要连接到XOUT 。
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当不使用REF输入，最好把它留浮动或连接到V
DD
.
4.1.6 。反馈分频器源MUX
频率的反馈分频器的源可以被选择为所述后除法器的任一输出或VCO的由输出
在FBKDSRC位。
通常，对于频率合成中，VCO的输出被使用。使用后分频器只有在一个确定的输出相位
输出时钟和参考时钟之间的关系进行了所需的（行锁定模式中，例如） 。
4.1.7 。器件关断
两个比特被设置，如果需要的话，当它处于非活动状态，以实现所述装置的关闭。 SHUT1禁用大多数外部观察
设备的功能。 SHUT2降低器件的静态电流降到最低值。通常情况下，这两个位应设置或清除
在一起。
串行通信能力不受任何SHUT1或SHUT2禁用。
4.2差分输出级
差动输出级既支持CMOS和伪电致化学发光（ PECL ）信号。所需的输出接口是通过所选择的
编程寄存器。
如果一个PECL接口的情况下，传输线通常使用戴维南终止终止。输出级可以仅沉
当前在PECL电模式，和吸收电流的量是通过在锁定/ IPRG引脚的编程电阻设置。输出之间的比率
灌电流IPRG电流为13 ： 1 。源的电流为CLKX引脚被上拉电阻器，它们是戴维南的一部分提供
终止。
4.2.1 。例子
假设它需要连接旁边的FS7140一个PECL型扇出缓冲器。
进一步假设：
V
DD
= 3.3V
期望中的V
HI
= 2.4V
期望中的V
LO
= 1.6V
等效
负载
= 75欧姆
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可编程锁相环时钟发生器
1.0主要特点
非常灵活和低抖动的锁相环（PLL）频率合成
无需外部环路滤波器元件
150MHz的CMOS或340MHz的PECL输出
通过我完全可配置
2
C - 总线
最多四个FS714x可以在一个单一的I使用
2
C总线
3.3V操作
独立的片上晶体振荡器和外部基准输入
非常低的“累积”抖动
2.0说明
该FS714x （ FS7140x或FS7145x ）是一款单芯片CMOS时钟发生器/再生IC设计，最大限度地降低成本和组件
2
算在各种电子系统中。经由I C总线接口，所述FS714x可适应许多钟生成要求。
参考和反馈分频器的长度，其细粒度和后分频器的灵活性，使FS714x最
灵活的独立提供的PLL时钟发生器。
图1 ：引脚配置： 16针（ 0.150" ） SOIC ， 16引脚（ 5.3毫米） SSOP
3.0应用
高精度频率合成
低频时钟乘法
视频行同步时钟的产生
激光打印机（ FS7145 ）
2008 SCILLC 。版权所有。
2008年5月 - 修订版5
出版订单号：
FS714x/D
FS714x
图2 ：设备框图
表1 ： FS7140引脚说明
针
TYPE
名字
描述
1
DI
SCL
串行接口的时钟（需要外部上拉）
2
DIO
SDA
串行接口的数据输入/输出（需要外部上拉）
3
DI
D
ADDR0
地址选择位“ 0 ”
4
P
VSS
地
5
AI
XIN
晶体振荡器反馈
6
AO
XOUT
晶振驱动
7
DI
D
ADDR1
地址选择位“ 1 ”
8
P
VDD
电源（ + 3.3V标称值）
9
AI
IPRG
PECL电流驱动编程
10
-
N / C
无连接
11
P
VSS
地
U
12
DI
REF
参考频率输入
13
-
N / C
无连接
14
P
VDD
电源（ + 3.3V标称值）
15
DO
CLKP
时钟输出
16
DO
CLKN
倒时钟输出
关键字： AI ：模拟量输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出;
DI - 3 =三电平数字输入; DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
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表2 ： FS7145引脚说明
针
TYPE
名字
描述
1
DI
SCL
串行接口的时钟（需要外部上拉）
2
DIO
SDA
串行接口的数据输入/输出（需要外部上拉）
3
DI
D
ADDR0
地址选择位“ 0 ”
4
P
VSS
地
5
AI
XIN
晶体振荡器反馈
6
AO
XOUT
晶振驱动
7
DI
D
ADDR1
地址选择位“ 1 ”
8
P
VDD
电源（ + 3.3V标称值）
9
AI
IPRG
PECL电流驱动编程
10
-
N / C
无连接
11
P
VSS
地
U
12
DI
REF
参考频率输入
U
13
DI
SYNC
同步输入
14
P
VDD
电源（ + 3.3V标称值）
15
DO
CLKP
时钟输出
16
DO
CLKN
倒时钟输出
关键字： AI ：模拟量输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出;
DI - 3 =三电平数字输入; DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
4.0功能框图
4.1锁相环（ PLL）的
该PLL是一个标准的相位和频率锁定环路结构。该PLL包括一个参考分频器，一相位频率
检测器（PFD ） ，电荷泵，一个内部环路滤波器，一个压控振荡器（VCO） ，一个反馈分频器和后分频器。
基准频率（通过板上晶体振荡器或外部频率源产生的） ，首先被还原
参考分频器。该频率被除以整数的值称为弹性模量和被表示为N R个对参考
分频器。这种划分基准，然后送入在PFD 。
VCO频率被反馈到PFD通过反馈分频器（模量记为NF） 。
在PFD将驱动VCO的向上或向下的频率，直到划分基准频率和分频VCO频率处出现
在PFD的输入端是相同的。基准频率与VCO频率之间的输入/输出关系是，则：
这个基本的锁相环方程可以改写为
后除法器（实际上是三个分隔后的一系列组合）以下的PLL和设备的输出频率最终方程为：
启5 |第19 3 | www.onsemi.com
FS714x
4.1.1 。参考分频器
参考分频器设计用于低相位抖动。除法器接受的任一晶体振荡器电路或外部输出
参考频率。参考分频器是一个12位的除法器，并且可以通过1不被编程为从1中的任何模数为4095 （除法
适用于日期代码之前， 0108 ） 。
4.1.2 。反馈分频器
反馈分频器是基于双模分频器（也称为双模预分频器）技术。它允许除以任何
12和16383之间的整数值，简单编程FBKDIV注册所需的弹性模量的等效二进制数。选
12岁以下的模量也是允许的。的模数： 4，5， 8，9，和10也被允许的（图4和5上不可日期代码之前
0108).
4.1.3 。后置分频器
后除法器由三个独立的可编程分频器，如示于图3 。
图3 ：后分频器
各个分频器的模量表示为N时
P1
, N
P2
和N
P3
和他们一起组成了阵列模N
PX
.
N
PX
= N
P1
×N个
P2
×N个
P3
后分频器进行了一些有用的功能。首先，它允许压控振荡器在一个窄的速度范围内相对于操作
的各种输出时钟的速度，该设备需要产生。第二，在分母中的额外整数允许更
灵活性在回路对于许多应用，其中频率必须精确地实现的编程。
需要注意的是标称50/50占空因数始终保持（即使选择其中有一个奇怪的模数） 。
请参阅表8的更多信息。
4.1.4 。晶体振荡器
的FS7140配备了皮尔斯式晶体振荡器。该晶体是在并联谐振模式进行运转。内部负荷
电容被设置为晶体。而指定的一个推荐的负载电容的晶体，晶体为其他标准
负载电容可以被使用，如果不是必需的基准频率（ 100ppm以下）的极高的精确度。
4.1.5 。参考分频器源MUX
频率为基准分频器的源可以被选择为所述装置的晶体振荡器或REF引脚由REFDSRC位。
当不使用晶体振荡器，优选到XIN连接到VSS。不要连接到XOUT 。
启5 |第19 4 | www.onsemi.com
FS714x
当不使用REF输入，最好把它留浮动或连接到V
DD
.
4.1.6 。反馈分频器源MUX
频率的反馈分频器的源可以被选择为所述后除法器的任一输出或VCO的由输出
在FBKDSRC位。
通常，对于频率合成中，VCO的输出被使用。使用后分频器只有在一个确定的输出相位
输出时钟和参考时钟之间的关系进行了所需的（行锁定模式中，例如） 。
4.1.7 。器件关断
两个比特被设置，如果需要的话，当它处于非活动状态，以实现所述装置的关闭。 SHUT1禁用大多数外部观察
设备的功能。 SHUT2降低器件的静态电流降到最低值。通常情况下，这两个位应设置或清除
在一起。
串行通信能力不受任何SHUT1或SHUT2禁用。
4.2差分输出级
差动输出级既支持CMOS和伪电致化学发光（ PECL ）信号。所需的输出接口是通过所选择的
编程寄存器。
如果一个PECL接口的情况下，传输线通常使用戴维南终止终止。输出级可以仅沉
当前在PECL电模式，和吸收电流的量是通过在锁定/ IPRG引脚的编程电阻设置。输出之间的比率
灌电流IPRG电流为13 ： 1 。源的电流为CLKX引脚被上拉电阻器，它们是戴维南的一部分提供
终止。
4.2.1 。例子
假设它需要连接旁边的FS7140一个PECL型扇出缓冲器。
进一步假设：
V
DD
= 3.3V
期望中的V
HI
= 2.4V
期望中的V
LO
= 1.6V
等效
负载
= 75欧姆
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