FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
1.0
2
特点
刚刚在时间定制的时钟频率，通过
内部非易失性128位串行EEPROM
我知道了
- 总线串行接口
三个片上锁相环具有可编程参考
和反馈分频器
四个独立的可编程多路复用器和后
分频器
所有的PLL和输出可编程电源关闭
时钟驱动器
电路板测试三态输出
一个PLL和两个MUX /后分频器组合
可以通过SEL_CD输入修改
5V到3.3V的操作
接受5MHz至27MHz晶体谐振器
可用于降低成本的MI-基于ROM的设备
格雷申路 - 与您的AMI销售代表
欲了解更多信息
2.0
描述
该FS6370是一款CMOS时钟发生器IC设计，
在各种elec-最小化成本和元件数
TRONIC系统。三EEPROM可编程相位
锁相环（ PLL）的驱动四个可编程多路复用器
和后分频器提供的高度灵活性。
内部EEPROM允许刚刚在出厂时已亲
编程为最终用户要求设备。
图1 ：引脚配置
VSS
SEL_CD
PD / SCL
VSS
XIN
XOUT
OE / SDA
VDD
1
2
3
16
15
14
VDD
CLK_A
VDD
CLK_B
CLK_C
VSS
CLK -D
模式
FS6370
4
5
6
7
8
13
12
11
10
9
16针（ 0.150 “ ） SOIC
图2 ：框图
XIN
XOUT
参考
振荡器
PLL A
MUX A
POST
分配器的
CLK_A
模式
PD / SCL
掉电
控制
PLL B
I
2
C总线
接口
MUX B
POST
分频器B
CLK_B
OE / SDA
PLL
EEPROM
MUX
POST
分频器
CLK_C
复
SEL_CD
POST
隔离带D
CLK -D
FS6370
I
2
C被飞利浦电子NV美国Microsystems公司的许可商标保留更改的详细规格，可能需要允许在设计改进的权利
它的产品。
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
表1 ：引脚说明
关键字： AI =模拟输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出; DI - 3 =三电平数字输入，
DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
TYPE
P
DI
U
DI
U
P
AI
AO
DI
U
O
P
DI
U
名字
VSS
SEL_CD
PD / SCL
VSS
XIN
XOUT
OE / SDA
VDD
模式
CLK -D
VSS
CLK_C
CLK_B
VDD
CLK_A
VDD
地
描述
选择两种编程PLL C，复用C / D ，和后分频器C / D组合之一
关断输入（运行模式）或
串行接口的时钟输入（编程模式）
地
晶体振荡器反馈
晶振驱动
输出使能输入（运行模式）或
串行接口数据输入/输出（编程模式）
电源（ 5V至3.3V ）
无论是选择编程模式（低），或者运行模式（高）
D时钟输出
地
C时钟输出
B时钟输出
电源（ 5V至3.3V ）
一个时钟输出
电源（ 5V至3.3V ）
DO
P
DO
DO
P
DO
P
3.0
3.1
功能块描述
锁相环路
每三个片上锁相环（ PLL）的是一个
标准相位和频率锁定环路结构
相乘的基准频率向期望的频
昆西由整数的比值。这个频率乘法
化是准确的。
如图3所示，每个锁相环包括一个参考的
分频器，一相位频率检测器（PFD ），电荷
泵，一个内部环路滤波器，一个压控振荡
荡器（ VCO）和一个反馈分频器。
在操作过程中，参考频率（f
REF
） ， gener-
通过板上晶体振荡器ated ，首先通过减压
参考分频器。分频器值通常被称为
到作为模数，并表示为N时
R
对于为参考
ENCE分频器。分割基准供给到PFD 。
PFD的控制VCO的频率（f
VCO
)
通过电荷泵和环路滤波器。 VCO的亲
国际志愿组织一个高速，低噪音，无级变速频
昆西时钟源为PLL 。 VCO的输出
被反馈到PFD通过反馈分频器（在
模数为N
F
） ，关闭循环。
图3 ： PLL框图
LFTC
REFDIV [7 ：0]的
CP
环
滤波器
f
REF
参考
分频器
(N
R
)
相位
频率
探测器
f
PD
UP
收费
泵
下
FBKDIV [10 ：0]的
电压
控制
振荡器
f
VCO
反馈
分频器
(N
F
)
2
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
在PFD将驱动VCO的向上或向下的频率，直到
划分基准频率和VCO分割
频率出现在PFD的输入端是相同的。
频的参考值之间的输入/输出关系
频率和VCO的频率是
图4 ：反馈分频器
f
VCO
双
系数
预分频器
FBKDIV [2 ：0]的
M
计数器
f
PD
N
f
VCO
=
f
REF
F
N
è
R
÷
.
÷
FBKDIV [10： 3]
3.1.1参考分频器
参考分频器设计用于低相位抖动。
除法器接受该基准振荡器的输出
并且提供了一个分压后的频率到PFD 。该
参考分频器是一个8位的除法器，并且可以是亲
编程从1通过编程的任何模数为255个
的等效二进制值。一个除- 256也可以
通过将8位为00h来实现的。
3.1.2反馈分频器
该反馈分频器是基于一个双模
预分频技术。该技术允许在同一
粒度作为一个完全可编程反馈分频器，
同时仍允许所述可编程部分处操作
低速。高速预分频器（也称为
预定标器）被放置在VCO和编程之间
因为高转速时的梅布尔反馈分频器
该VCO可以操作。双模技术
确保可靠的操作，在任何速度下VCO可以
实现，并降低整体功耗
分频器。
例如，一个固定的分频分频器8可以有
被用于反馈分频器。不幸的是，二
韦迪八分将限制恩的有效模量
轮胎的反馈分频器的8倍。这种限制
将限制PLL的以实现所需的能力
输入频率与输出频率比未做
无论是参考和反馈分频器值的COM
paratively大。一般情况下，非常大的值unde-
sirable ，因为它们会降低PLL的带宽，在 -
压痕相位抖动和采集时间。
理解的反馈分频器的操作，请参考
图4的M计数器（带有模数始终等于
至M）的级联与双模预置分频器。该
A-计数器控制预分频器的模数。如果
编入A-计数器的值是A ，预分频器
将设置由N + 1来划分为预分频器输出。
此后，预分频器用N分至M-计数器
输出复位A-计数器，周期重新开始。
需要注意的是，N = 8 ，以及A和M是二进制数。
A
计数器
假设在A计数器被编程到零。该
预分频器的模数将永远固定在N;和
反馈分频器的整个模量变M
×
N.
接着，假定在A -计数器被编程为一个
1 。这使得分频器切换到除法逐
N + 1的第一个鸿沟周期，然后恢复到一个鸿沟逐
N.实际上， A-反吸收（或“燕子” ） 1
反馈的整个周期中额外的时钟二 -
vider 。整体模量现在认为是等于
M
×
N+1.
本实施例可以被扩展以显示所述馈
背面分频器模量等于M
×
N + A，其中A≤M 。
3.1.3反馈分频器编程
对于反馈分压器中， A-正常运行
计数器必须仅用于那些值编程
小于或等于M个计数器。因此，不是所有的
下面56分频器模量都可以使用。这是
如表2所示。
上面的56模数，反馈分压器可
设定为任意值高达2047 。
表2 ：反馈分频器模量在56
M-计数器：
FBKDIV [10： 3]
00000001
00000010
00000011
00000100
00000101
00000110
00000111
A-计数器： FBKDIV [ 2 ： 0 ]
000
8
16
24
32
40
48
56
001
9
17
25
33
41
49
57
010
-
18
26
34
42
50
58
011
-
-
27
35
43
51
59
100
-
-
-
36
44
52
60
101
-
-
-
-
45
53
61
110
-
-
-
-
-
54
62
111
-
-
-
-
-
-
63
反馈分频器模
3
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
3.2
后置分频器多路复用器
4.1
模式引脚
如图2中所示，在每个后置分频器的前一个复用
级可以从三个锁相环frequen-中任一项选择
资本投资者入境计划或参考频率。复用器选择是
通过在EEPROM中的比特或控制寄存器控制。
上2的四个多路复用器的输入频率
（多路复用器C和D中的图2），可以在不重新改变
节目通过对SEL_CD引脚上的逻辑电平输入。
3.3
帖子分频器
后除法执行一些有用的功能。首先，它
允许压控振荡器在一个较窄的范围内进行操作
加快在相比于多种输出时钟速度
该设备需要产生。第二，它
改变基本的PLL公式
N
f
CLK
=
f
REF
F
N
è
R
1
÷
÷
N
è
P
÷
÷
MODE引脚控制的操作模式。一个逻辑电
低的地方在程序模式下的FS6370 。逻辑高电平
使设备在运行模式。该引脚上DE-上拉
故障设备进入运行模式。
的任一控制寄存器或重新编程
EEPROM允许在任何时候，如果MODE引脚为
逻辑低电平。
但是，请注意，在MODE引脚为逻辑高电平状态
锁存，从而只
一
EEPROM中的数据传送到
FS6370控制寄存器可以发生。如果第二传输
的EEPROM的数据到FS6370是期望的，功率
（ VDD）必须除去并重新应用到该设备。
MODE引脚还控制PD / SCL的功能
和OE / SDA引脚。在运行模式下，这两个引脚的功能
掉电（ PD）和输出使能（ OE ）控制。在
2
编程模式，引脚功能作为IC接口
时钟（SCL）和数据（SDA） 。
其中N
P
是后分频器模量。在额外的整数
分母允许在编程更灵活
循环的许多应用中，频率的明
必须精确地实现。
两个四后分频器的模数（邮政Divid-
器C和D中的图2），可以在不重现被改变
编程通过在SEL_CD引脚上的逻辑电平。
4.2
SEL_CD引脚
4.0
设备操作
的FS6370具有两种操作模式：
§
编程模式，
在此期间，无论是EEPROM或
的FS6370控制寄存器可被编程二
rectly与所需的PLL设置，并
§
运行模式，
其中，存储的PLL设置
EEPROM中被转移到FS6370控制稳压
存器上电时，并且设备然后操作
基于这些设置。
需要注意的是EEPROM的位置是不是身体的
用于控制FS6370相同的寄存器。
直接进入任一EEPROM或FS6370 CON-
控制寄存器中的编程模式来实现的。该
EEPROM寄存器的内容自动转移
在正常操作设备的FS6370控制寄存器
化（运行模式） 。
该SEL_CD销提供了一种方法来改变的操作
PLL C，多路复用器C和D ，和后分频器C和D与 -
出其对器件重新编程。逻辑低电平上
SEL_CD引脚选择控制位以“ C1 ”或“ D1”
符号，按表3的逻辑高电平上SEL_CD销
选择控制位与“C2”或“D2”表示法，每
表3中。
需要注意的是改变在两个运行频率US-
荷兰国际集团的SEL_CD引脚的输出可能会产生毛刺，
特别是如果在后分频器（s）是/被改变。
4.3
高速振荡器
对于应用一个外部参考时钟
提供（和不需要的晶体振荡器），则
参考时钟源连接到XOUT和XIN
必须悬空（浮动） 。
为了获得最佳效果，请务必参考时钟信号
如无抖动的可能，可以驱动40pF的负载快速
上升和下降时间，并且可摆动的轨到轨。
如果参考时钟的是不是一个轨到轨信号时，为参考
ENCE必须交流耦合到XOUT通过一个0.01μF或
0.1μF电容。最低1V峰 - 峰值信号
驱动内部差分振荡器缓冲要求。
4
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
5.0
运行模式
6.1
EEPROM编程
如果MODE引脚设置为逻辑高电平，器件进入
运行模式。高状态被锁存（见MODE引脚） 。
那么FS6370复制EEPROM存储数据到
它的控制寄存器，并开始根据正常运行
在该数据时的自加载完成。
自负荷过程需要的大约89000个时钟
晶体振荡器。在自负荷时，所有时钟输出
看跌保持低电平。在27MHz的参考频率，
自负荷大约3.3ms内完成。
如果EEPROM是空的（全零），则晶体参考
频率提供时钟为所有四个输出。
无需外部编程访问FS6370是possi-
竹叶提取的运行模式。双功能PD / SCL和OE / SDA
销成为掉电（PD）和输出使能（OE ）
分别控制。
数据必须被加载到EEPROM中most-
显著位（MSB）到最低显著位（ LSB）的顺序。
EEPROM的寄存器映射记录在表3中。
EEPROM的设备地址是：
A6
1
A5
0
A4
1
A3
0
A2
X
A1
X
A0
X
5.1
掉电和输出使能
逻辑高电平对PD / SCL引脚关断只
具有它们各自的FS6370的部分
掉电控制位启用。注意，对PD / SCL
引脚具有内部上拉电阻。
当后分频器断电时，相关
输出驱动器被拉低。当所有的PLL和邮政二 -
提供商在断电的晶体振荡器也
断电。 XIN引脚被拉低，而XOUT
引脚拉高。
逻辑低电平的OE / SDA引脚三态输出的所有时钟。
注意，该引脚具有内部上拉电阻。
6.1.1写操作
EEPROM允许
只
被写入到与随机
寄存器写程序（见第8页） 。程序
由设备地址，寄存器地址，对
R / W位，以及一个字节的数据。
继停止状态， EEPROM启动其
内部定时4ms的写周期，并提交数据
字节到存储器。不产生应答信号
在EEPROM的内部写周期。
如果一个停止位是整个写的COM之前发送
命令序列完成，则命令是
中止，没有数据被写入到存储器中。
如果多于8位之前停止位传输
是发送，则对EEPROM将清除先前加载的
数据字节，并重新开始加载数据缓冲区。
6.1.2应答查询
EEPROM的不承认，而它内部
提交数据到内存中。此功能可以用于
通过确定时间增加数据吞吐量
最终写周期完成。
这个过程是启动随机寄存器写亲
cedure了启动条件，EEPROM器件
地址和写命令位（R / W = 0） 。如果
EEPROM中已经完成了它的内部4ms的写周期，该
EEPROM将确认在下一时钟，并且
写命令可以继续。
如果EEPROM尚未完成内部4ms的写
循环，随机寄存器写入过程必须
通过发送START条件，设备AD-重启
打扮，和R / W位。该序列必须被重复，直到
EEPROM的承认。
6.1.3读操作
EEPROM的支持随机寄存器读
步骤和顺序寄存器读程序
（两者都概括在第8页） 。
6.0
编程模式
如果MODE引脚为逻辑低电平时，器件进入亲
克模式。所有内部寄存器被清零，去
livering晶振频率为所有的输出。该装置
允许使用内部128位编程
2
EEPROM或通过IC控制芯片上的控制寄存器
在PD / SCL和OE / SDA引脚。该EEPROM和
在FS6370的行为作为两个独立并行设备
2
同样的片上I C总线。无论选择的EEPROM或
2
设备控制寄存器经由IC器件进行
地址。
双功能PD / SCL和OE / SDA引脚成为
串行数据输入/输出（SDA）和串行时钟输入（ SCL）进行
2
普通I C通信。请注意，断电和
通过PD / SCL和OE / SDA引脚输出使能控制
不可用。
5
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
1.0
2
特点
刚刚在时间定制的时钟频率，通过
内部非易失性128位串行EEPROM
我知道了
- 总线串行接口
三个片上锁相环具有可编程参考
和反馈分频器
四个独立的可编程多路复用器和后
分频器
所有的PLL和输出可编程电源关闭
时钟驱动器
电路板测试三态输出
一个PLL和两个MUX /后分频器组合
可以通过SEL_CD输入修改
5V到3.3V的操作
接受5MHz至27MHz晶体谐振器
可用于降低成本的MI-基于ROM的设备
格雷申路 - 与您的AMI销售代表
欲了解更多信息
2.0
描述
该FS6370是一款CMOS时钟发生器IC设计，
在各种elec-最小化成本和元件数
TRONIC系统。三EEPROM可编程相位
锁相环（ PLL）的驱动四个可编程多路复用器
和后分频器提供的高度灵活性。
内部EEPROM允许刚刚在出厂时已亲
编程为最终用户要求设备。
图1 ：引脚配置
VSS
SEL_CD
PD / SCL
VSS
XIN
XOUT
OE / SDA
VDD
1
2
3
16
15
14
VDD
CLK_A
VDD
CLK_B
CLK_C
VSS
CLK -D
模式
FS6370
4
5
6
7
8
13
12
11
10
9
16针（ 0.150 “ ） SOIC
图2 ：框图
XIN
XOUT
参考
振荡器
PLL A
MUX A
POST
分配器的
CLK_A
模式
PD / SCL
掉电
控制
PLL B
I
2
C总线
接口
MUX B
POST
分频器B
CLK_B
OE / SDA
PLL
EEPROM
MUX
POST
分频器
CLK_C
复
SEL_CD
POST
隔离带D
CLK -D
FS6370
I
2
C被飞利浦电子NV美国Microsystems公司的许可商标保留更改的详细规格，可能需要允许在设计改进的权利
它的产品。
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
表1 ：引脚说明
关键字： AI =模拟输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出; DI - 3 =三电平数字输入，
DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
TYPE
P
DI
U
DI
U
P
AI
AO
DI
U
O
P
DI
U
名字
VSS
SEL_CD
PD / SCL
VSS
XIN
XOUT
OE / SDA
VDD
模式
CLK -D
VSS
CLK_C
CLK_B
VDD
CLK_A
VDD
地
描述
选择两种编程PLL C，复用C / D ，和后分频器C / D组合之一
关断输入（运行模式）或
串行接口的时钟输入（编程模式）
地
晶体振荡器反馈
晶振驱动
输出使能输入（运行模式）或
串行接口数据输入/输出（编程模式）
电源（ 5V至3.3V ）
无论是选择编程模式（低），或者运行模式（高）
D时钟输出
地
C时钟输出
B时钟输出
电源（ 5V至3.3V ）
一个时钟输出
电源（ 5V至3.3V ）
DO
P
DO
DO
P
DO
P
3.0
3.1
功能块描述
锁相环路
每三个片上锁相环（ PLL）的是一个
标准相位和频率锁定环路结构
相乘的基准频率向期望的频
昆西由整数的比值。这个频率乘法
化是准确的。
如图3所示，每个锁相环包括一个参考的
分频器，一相位频率检测器（PFD ），电荷
泵，一个内部环路滤波器，一个压控振荡
荡器（ VCO）和一个反馈分频器。
在操作过程中，参考频率（f
REF
） ， gener-
通过板上晶体振荡器ated ，首先通过减压
参考分频器。分频器值通常被称为
到作为模数，并表示为N时
R
对于为参考
ENCE分频器。分割基准供给到PFD 。
PFD的控制VCO的频率（f
VCO
)
通过电荷泵和环路滤波器。 VCO的亲
国际志愿组织一个高速，低噪音，无级变速频
昆西时钟源为PLL 。 VCO的输出
被反馈到PFD通过反馈分频器（在
模数为N
F
） ，关闭循环。
图3 ： PLL框图
LFTC
REFDIV [7 ：0]的
CP
环
滤波器
f
REF
参考
分频器
(N
R
)
相位
频率
探测器
f
PD
UP
收费
泵
下
FBKDIV [10 ：0]的
电压
控制
振荡器
f
VCO
反馈
分频器
(N
F
)
2
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
在PFD将驱动VCO的向上或向下的频率，直到
划分基准频率和VCO分割
频率出现在PFD的输入端是相同的。
频的参考值之间的输入/输出关系
频率和VCO的频率是
图4 ：反馈分频器
f
VCO
双
系数
预分频器
FBKDIV [2 ：0]的
M
计数器
f
PD
N
f
VCO
=
f
REF
F
N
è
R
÷
.
÷
FBKDIV [10： 3]
3.1.1参考分频器
参考分频器设计用于低相位抖动。
除法器接受该基准振荡器的输出
并且提供了一个分压后的频率到PFD 。该
参考分频器是一个8位的除法器，并且可以是亲
编程从1通过编程的任何模数为255个
的等效二进制值。一个除- 256也可以
通过将8位为00h来实现的。
3.1.2反馈分频器
该反馈分频器是基于一个双模
预分频技术。该技术允许在同一
粒度作为一个完全可编程反馈分频器，
同时仍允许所述可编程部分处操作
低速。高速预分频器（也称为
预定标器）被放置在VCO和编程之间
因为高转速时的梅布尔反馈分频器
该VCO可以操作。双模技术
确保可靠的操作，在任何速度下VCO可以
实现，并降低整体功耗
分频器。
例如，一个固定的分频分频器8可以有
被用于反馈分频器。不幸的是，二
韦迪八分将限制恩的有效模量
轮胎的反馈分频器的8倍。这种限制
将限制PLL的以实现所需的能力
输入频率与输出频率比未做
无论是参考和反馈分频器值的COM
paratively大。一般情况下，非常大的值unde-
sirable ，因为它们会降低PLL的带宽，在 -
压痕相位抖动和采集时间。
理解的反馈分频器的操作，请参考
图4的M计数器（带有模数始终等于
至M）的级联与双模预置分频器。该
A-计数器控制预分频器的模数。如果
编入A-计数器的值是A ，预分频器
将设置由N + 1来划分为预分频器输出。
此后，预分频器用N分至M-计数器
输出复位A-计数器，周期重新开始。
需要注意的是，N = 8 ，以及A和M是二进制数。
A
计数器
假设在A计数器被编程到零。该
预分频器的模数将永远固定在N;和
反馈分频器的整个模量变M
×
N.
接着，假定在A -计数器被编程为一个
1 。这使得分频器切换到除法逐
N + 1的第一个鸿沟周期，然后恢复到一个鸿沟逐
N.实际上， A-反吸收（或“燕子” ） 1
反馈的整个周期中额外的时钟二 -
vider 。整体模量现在认为是等于
M
×
N+1.
本实施例可以被扩展以显示所述馈
背面分频器模量等于M
×
N + A，其中A≤M 。
3.1.3反馈分频器编程
对于反馈分压器中， A-正常运行
计数器必须仅用于那些值编程
小于或等于M个计数器。因此，不是所有的
下面56分频器模量都可以使用。这是
如表2所示。
上面的56模数，反馈分压器可
设定为任意值高达2047 。
表2 ：反馈分频器模量在56
M-计数器：
FBKDIV [10： 3]
00000001
00000010
00000011
00000100
00000101
00000110
00000111
A-计数器： FBKDIV [ 2 ： 0 ]
000
8
16
24
32
40
48
56
001
9
17
25
33
41
49
57
010
-
18
26
34
42
50
58
011
-
-
27
35
43
51
59
100
-
-
-
36
44
52
60
101
-
-
-
-
45
53
61
110
-
-
-
-
-
54
62
111
-
-
-
-
-
-
63
反馈分频器模
3
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
3.2
后置分频器多路复用器
4.1
模式引脚
如图2中所示，在每个后置分频器的前一个复用
级可以从三个锁相环frequen-中任一项选择
资本投资者入境计划或参考频率。复用器选择是
通过在EEPROM中的比特或控制寄存器控制。
上2的四个多路复用器的输入频率
（多路复用器C和D中的图2），可以在不重新改变
节目通过对SEL_CD引脚上的逻辑电平输入。
3.3
帖子分频器
后除法执行一些有用的功能。首先，它
允许压控振荡器在一个较窄的范围内进行操作
加快在相比于多种输出时钟速度
该设备需要产生。第二，它
改变基本的PLL公式
N
f
CLK
=
f
REF
F
N
è
R
1
÷
÷
N
è
P
÷
÷
MODE引脚控制的操作模式。一个逻辑电
低的地方在程序模式下的FS6370 。逻辑高电平
使设备在运行模式。该引脚上DE-上拉
故障设备进入运行模式。
的任一控制寄存器或重新编程
EEPROM允许在任何时候，如果MODE引脚为
逻辑低电平。
但是，请注意，在MODE引脚为逻辑高电平状态
锁存，从而只
一
EEPROM中的数据传送到
FS6370控制寄存器可以发生。如果第二传输
的EEPROM的数据到FS6370是期望的，功率
（ VDD）必须除去并重新应用到该设备。
MODE引脚还控制PD / SCL的功能
和OE / SDA引脚。在运行模式下，这两个引脚的功能
掉电（ PD）和输出使能（ OE ）控制。在
2
编程模式，引脚功能作为IC接口
时钟（SCL）和数据（SDA） 。
其中N
P
是后分频器模量。在额外的整数
分母允许在编程更灵活
循环的许多应用中，频率的明
必须精确地实现。
两个四后分频器的模数（邮政Divid-
器C和D中的图2），可以在不重现被改变
编程通过在SEL_CD引脚上的逻辑电平。
4.2
SEL_CD引脚
4.0
设备操作
的FS6370具有两种操作模式：
§
编程模式，
在此期间，无论是EEPROM或
的FS6370控制寄存器可被编程二
rectly与所需的PLL设置，并
§
运行模式，
其中，存储的PLL设置
EEPROM中被转移到FS6370控制稳压
存器上电时，并且设备然后操作
基于这些设置。
需要注意的是EEPROM的位置是不是身体的
用于控制FS6370相同的寄存器。
直接进入任一EEPROM或FS6370 CON-
控制寄存器中的编程模式来实现的。该
EEPROM寄存器的内容自动转移
在正常操作设备的FS6370控制寄存器
化（运行模式） 。
该SEL_CD销提供了一种方法来改变的操作
PLL C，多路复用器C和D ，和后分频器C和D与 -
出其对器件重新编程。逻辑低电平上
SEL_CD引脚选择控制位以“ C1 ”或“ D1”
符号，按表3的逻辑高电平上SEL_CD销
选择控制位与“C2”或“D2”表示法，每
表3中。
需要注意的是改变在两个运行频率US-
荷兰国际集团的SEL_CD引脚的输出可能会产生毛刺，
特别是如果在后分频器（s）是/被改变。
4.3
高速振荡器
对于应用一个外部参考时钟
提供（和不需要的晶体振荡器），则
参考时钟源连接到XOUT和XIN
必须悬空（浮动） 。
为了获得最佳效果，请务必参考时钟信号
如无抖动的可能，可以驱动40pF的负载快速
上升和下降时间，并且可摆动的轨到轨。
如果参考时钟的是不是一个轨到轨信号时，为参考
ENCE必须交流耦合到XOUT通过一个0.01μF或
0.1μF电容。最低1V峰 - 峰值信号
驱动内部差分振荡器缓冲要求。
4
FS6370-01
EEPROM的可编程3 -PLL时钟发生器IC
5.0
运行模式
6.1
EEPROM编程
如果MODE引脚设置为逻辑高电平，器件进入
运行模式。高状态被锁存（见MODE引脚） 。
那么FS6370复制EEPROM存储数据到
它的控制寄存器，并开始根据正常运行
在该数据时的自加载完成。
自负荷过程需要的大约89000个时钟
晶体振荡器。在自负荷时，所有时钟输出
看跌保持低电平。在27MHz的参考频率，
自负荷大约3.3ms内完成。
如果EEPROM是空的（全零），则晶体参考
频率提供时钟为所有四个输出。
无需外部编程访问FS6370是possi-
竹叶提取的运行模式。双功能PD / SCL和OE / SDA
销成为掉电（PD）和输出使能（OE ）
分别控制。
数据必须被加载到EEPROM中most-
显著位（MSB）到最低显著位（ LSB）的顺序。
EEPROM的寄存器映射记录在表3中。
EEPROM的设备地址是：
A6
1
A5
0
A4
1
A3
0
A2
X
A1
X
A0
X
5.1
掉电和输出使能
逻辑高电平对PD / SCL引脚关断只
具有它们各自的FS6370的部分
掉电控制位启用。注意，对PD / SCL
引脚具有内部上拉电阻。
当后分频器断电时，相关
输出驱动器被拉低。当所有的PLL和邮政二 -
提供商在断电的晶体振荡器也
断电。 XIN引脚被拉低，而XOUT
引脚拉高。
逻辑低电平的OE / SDA引脚三态输出的所有时钟。
注意，该引脚具有内部上拉电阻。
6.1.1写操作
EEPROM允许
只
被写入到与随机
寄存器写程序（见第8页） 。程序
由设备地址，寄存器地址，对
R / W位，以及一个字节的数据。
继停止状态， EEPROM启动其
内部定时4ms的写周期，并提交数据
字节到存储器。不产生应答信号
在EEPROM的内部写周期。
如果一个停止位是整个写的COM之前发送
命令序列完成，则命令是
中止，没有数据被写入到存储器中。
如果多于8位之前停止位传输
是发送，则对EEPROM将清除先前加载的
数据字节，并重新开始加载数据缓冲区。
6.1.2应答查询
EEPROM的不承认，而它内部
提交数据到内存中。此功能可以用于
通过确定时间增加数据吞吐量
最终写周期完成。
这个过程是启动随机寄存器写亲
cedure了启动条件，EEPROM器件
地址和写命令位（R / W = 0） 。如果
EEPROM中已经完成了它的内部4ms的写周期，该
EEPROM将确认在下一时钟，并且
写命令可以继续。
如果EEPROM尚未完成内部4ms的写
循环，随机寄存器写入过程必须
通过发送START条件，设备AD-重启
打扮，和R / W位。该序列必须被重复，直到
EEPROM的承认。
6.1.3读操作
EEPROM的支持随机寄存器读
步骤和顺序寄存器读程序
（两者都概括在第8页） 。
6.0
编程模式
如果MODE引脚为逻辑低电平时，器件进入亲
克模式。所有内部寄存器被清零，去
livering晶振频率为所有的输出。该装置
允许使用内部128位编程
2
EEPROM或通过IC控制芯片上的控制寄存器
在PD / SCL和OE / SDA引脚。该EEPROM和
在FS6370的行为作为两个独立并行设备
2
同样的片上I C总线。无论选择的EEPROM或
2
设备控制寄存器经由IC器件进行
地址。
双功能PD / SCL和OE / SDA引脚成为
串行数据输入/输出（SDA）和串行时钟输入（ SCL）进行
2
普通I C通信。请注意，断电和
通过PD / SCL和OE / SDA引脚输出使能控制
不可用。
5
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