初步
FM24CL16B
16Kb的串行3V F-RAM存储器
特点
16K位的非易失性铁电RAM
组织为2048 ×8位
高耐用性10
14
读/写
38年数据保留
无需等待的写入
先进的高可靠性铁电工艺
快速两线串行接口
高达1MHz的最高总线频率
直接硬件替代EEPROM
支持传统时序100千赫& 400千赫
低功耗工作
2.7 - 3.65V操作
100
A
有功电流（ 100千赫）
3
A
（ TYP。）待机电流
行业标准配置
工业级温度-40 ° C至+ 85°C
8引脚“绿色” / RoHS指令的SOIC封装和TDFN封装
描述
该FM24CL16B是16千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或FRAM是
非易失性和执行读取和写入像
内存。它提供了可靠的数据保留38年
同时消除了复杂性，开销，并且
造成EEPROM的系统级可靠性问题
和其它非易失性存储器。
该FM24CL16B执行写操作，在公交车
速度。没有写入延迟发生。数据被写入到
在循环中的存储器阵列之后它一直
成功传输到该设备。下一班车
循环可立即开始，而不需要
数据轮询。该FM24CL16B能够
支持10
14
读/写周期或一百万次
更多的写周期比EEPROM 。
这些功能使得FM24CL16B理想
需要频繁的非易失性存储器应用
或快速写入。种类繁多，从数据采集
其中写入周期的数目可以是关键的，以
要求严苛的工业控制，其中一个很长的时间写
可能导致数据丢失。的特征的组合
可以使系统更频繁地写入数据，以
更少的系统开销。
该FM24CL16B提供了实实在在的利益
用户的串行EEPROM ，但这些好处
可在一个硬件简易替换。该
FM24CL16B是提供工业标准的8位
引脚SOIC封装，并使用熟悉的两线制
协议。规格都保证在
工业温度范围从-40 ° C至+ 85°C 。
引脚配置
NC
NC
NC
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
顶视图
NC
NC
NC
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
引脚名称
SDA
SCL
WP
VDD
VSS
功能
串行数据/地址
串行时钟
写保护
电源电压
地
订购信息
FM24CL16B-G
FM24CL16B-GTR
FM24CL16B-DG
FM24CL16B-DGTR
“绿色” / RoHS指令的8引脚SOIC
“绿色” / RoHS指令的8引脚SOIC ，
磁带&卷轴
“绿色” / RoHS指令的8引脚TDFN
“绿色” / RoHS指令的8引脚TDFN封装，
磁带&卷轴
这是一个已经固定的目标规格，但受产品
改变正在申请鉴定的结果。
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
修订版1.4
2011年2月
www.ramtron.com
分页： 13 1
FM24CL16B - 16Kb的3V I2C F-RAM
计数器
地址
LATCH
256 x 64
FRAM阵列
8
SDA
串行到并行
变流器
数据锁存器
SCL
WP
控制逻辑
图1.框图
引脚说明
引脚名称
SDA
TYPE
I / O
引脚说明
串行数据的地址：这是一个双向数据引脚上的两线接口。它
使用漏极开路输出，并旨在是有线或运算以上的其他装置
两线总线。输入缓冲器集成了施密特触发器的抗噪性和
输出驱动器包括斜率控制信号的下降沿。一个上拉电阻。
串行时钟：串行时钟输入的两线接口。数据逐个淘汰的
的下降沿和时钟-中的上升沿。
写保护：当WP为高电平时，整个阵列写保护。当WP为低电平时，
所有地址可写。该引脚在内部上拉下来。
电源电压
地
无连接
SCL
WP
VDD
VSS
NC
输入
输入
供应
供应
-
修订版1.4
2011年2月
分页： 13 2
FM24CL16B - 16Kb的3V I2C F-RAM
概观
该FM24CL16B是一个串行FRAM存储器。该
存储器阵列被逻辑地组织为2048 ×8的
存储器阵列和使用工业访问
标准的两线接口。功能操作
该FRAM类似于串行EEPROM 。主要
该FM24CL16B和串行之间差
EEPROM具有相同的引脚涉及到其优越
写性能。
双线接口
该FM24CL16B采用双向双线
用几针和小的电路板空间总线协议。
图2示出了典型的系统配置
使用FM24CL16B在基于微控制器的
系统。行业标准的两线总线
熟悉多用户，但在本节进行说明。
按照惯例，将数据发送到任何设备
总线发送器，而对于目标设备
这个数据是接收机。正在控制设备
总线是主。主负责
产生的时钟信号执行所有操作。任何
正被控制的总线上的设备是从设备。
该FM24CL16B始终是一个从设备。
该总线协议是由过渡态的控制
SDA和SCL信号。有四个条件
包括启动，停止，数据位和确认。
图3示出用于定义信号的条件
这四种状态。详细的时序图，是在
电气规格。
VDD
内存架构
当访问FM24CL16B ，用户地址
每8个数据位2048位置。这些数据位
串行移位。 2,048地址进行访问
使用两线协议，它包括一个从
地址（从其他非存储器区分
装置），一个行地址和一个段地址。该
行地址由8位指定的256 1
行。 3位段地址指定的8 1
每一行中的段。完整的11位
地址指定唯一的每个字节。
在FM24CL16B的大部分功能要么是
通过两线接口或控制处理
自动通过板上的电路。内存
读出或写入在两线总线的速度。
不象一个EEPROM ，它是没有必要的轮询
设备的就绪状态，因为写操作发生在公交车
速度。即，通过在时间的新的总线事务可以
被移入部分，写操作就完成了。
此作更详细的接口说明
下面的部分。
注意， FM24CL16B不包含功率
不是一个简单的内部其它管理电路
上电复位。这是用户的责任，以确保
即V
DD
是数据表的公差，以防止内
不正确的操作。
微控制器
RMIN = 1.1千欧
R最大= TR / CBUS
SDA
SCL
SDA
SCL
FM24CL16B
其他的从
设备
图2.典型系统配置
修订版1.4
2011年2月
第13 3
FM24CL16B - 16Kb的3V I2C F-RAM
SCL
SDA
停止
（主）
开始
（主）
7
6
0
数据位应答
（发送） （接收）
数据位
（发送器）
图3.数据传输协议
接收器将无法确认两
不同的原因。首先是一个字节传输失败。在
这种情况下，没有确认结束当前
操作，使得所述部分可被重新寻址。
这允许在最后一个字节在事件被回收
的通信错误。
第二和最常见的，接收器不
承认故意结束操作。为
举例来说，在读取操作期间，该FM24CL16B
将继续下去，只要把数据放到总线
接收器发送应答（钟表） 。
当读出操作完成时，并没有更多的数据
是必要的，接收机必须不承认
最后一个字节。如果接收机确认的最后一个字节，
这将导致FM24CL16B企图促使
而主站发送下一个时钟总线
一个新的命令，例如一停止。
从机地址
该FM24CL16B后一个期望的第一个字节
启动条件是从机地址。如图
图4中，从地址中包含的设备类型，
被访问的内存页，有点那个
指定如果事务是读操作还是写操作。
位7-4是设备类型和应设置为
1010B的FM24CL16B 。该设备类型允许
其他类型的函数驻留在2线总线上
内的相同地址范围内。 3-1位使用
为页面选择。它们指定的256字节块
这是针对当前操作存储器。位
0的读/写位。 R / W = 1时表示读
操作和R / W = 0表示写操作。
停止条件
停止条件表示当总线主机
驱动SDA由低电平变为高电平，而SCL信号
高。使用FM24CL16B必须停止所有的操作
一个停止条件。如果操作挂起
当停止被认定时，该操作将被中止。
主机必须控制SDA的（不是内存
读取） ，以维护一个停止条件。
启动条件
启动条件时表示总线主机
驱动SDA由高变低，而SCL信号
高。所有读写事务开始了
启动条件。正在进行的操作可能
通过发出启动条件在任何时间中止。
中止使用的启动条件的意愿操作
准备FM24CL16B为一个新的操作。
如果在操作期间的电源下降到低于
指定的VDD最小，系统应发出
开始之前，执行其它操作条件。
数据/地址传输
所有数据传输（包括地址）发生
在SCL信号为高电平。除根据两个
上述条件时，SDA信号应
没有改变，SCL为高电平。系统设计
考虑， SCL保持在一个较低的状态，而闲置
提高了耐用性。
应答
8后，确认发生
th
数据位有
被转移的任何交易。在这种状态下，
发射器应该释放SDA总线允许
接收器来驱动它。接收器驱动SDA
信号从低到确认收到字节。如果
接收器没有把SDA低，条件是
不承认和操作中止。
修订版1.4
2011年2月
第13 4
FM24CL16B - 16Kb的3V I2C F-RAM
页面
SELECT
从机ID
内存操作
该FM24CL16B被设计的方式来操作
非常类似于其他的2线接口存储器
产品。主要的差别从结果
FRAM的性能更高的写入能力
技术。这些改进导致一些
该FM24CL16B和一个类似的差异
在配置写入EEPROM 。完整
操作为写操作和读操作进行说明
下文。
写操作
所有的写操作首先从设备ID ，然后一个字地址
如前面提到的。总线主机指示
通过设置从机的LSB写操作
地址为0解决后，总线主机
发送数据的每个字节的存储器和
记忆会产生一个应答状态。任何
的连续的字节数可以被写入。如果
的地址范围的端部在内部达到，该
地址计数器将返回的地址为7FFh到000H 。
不像其他的非易失性存储器技术，有
没有写延迟FRAM 。整个内存
周期发生在比单个总线时钟的时间更少。
因此，任何操作包括读或写操作
随即出现一个写操作之后。承认
投票站，与EEPROM与使用的技术
确定是否一个写入完成是不必要的，
将始终返回“就绪”状态。
8后的实际存储阵列写操作
th
数据位被传输。这将是之前的完整
确认被发送。因此，如果用户希望
中止写入，而不改变存储器的内容，
这应该利用启动或停止条件进行
前8
th
数据位。该FM24CL16B不需要
页面缓冲。
存储阵列可以使用写保护
WP引脚。设置WP引脚为高电平状态
（ VDD ）将写保护的所有地址。该
FM24CL16B不会承认数据字节
写入保护的地址。此外，该
地址计数器不会增加，如果写操作
试图将这些地址。设置WP到低
国家（ VSS ）将停用此功能。
图5和6中示出了两个单字节
和多字节写操作。
1
0
1
0
A2
A1
A0
读/写
图4.从地址
字地址
经过FM24CL16B （如接收器）承认
从ID ，主将会把字地址
对总线进行写入操作。字地址
的低8位地址，以与结合
的3-位的页面的选择来指定精确的字节
被写入。完整的11位地址被锁存
在内部。
没有字地址发生用于读出操作，尽管
3位页选择内部锁存。读
总是使用在内部举行的低8位
该地址锁存器中。也就是说，读总是开始于
处理后的一次访问。自由读
地址可以通过执行一个写操作，加载
解释如下。
每个数据字节发送之后，刚好在
承认，在FM24CL16B递增
内部地址锁存器。这允许下一顺序
将没有额外的寻址访问字节。
的最后一个地址（地址为7FFh ）到达之后，地址
锁存器将翻转到000H 。是没有限制的
的字节数，可以用一个单一的访问
读或写操作。
数据传输
毕竟地址信息已发送，
总线主控器和之间的数据传输
FM24CL16B可以开始。用于读出操作的
设备将放置8个数据位的总线上，然后等待
一个应答。如果接收到确认信号时，下一个
连续的字节将被转移。如果
应答信号不被发送，则读出操作是
得出的结论。对于写操作， FM24CL16B
将接受8位数据位从主再发
承认。所有的数据传输时MSB（最高
显著位）第一位。
修订版1.4
2011年2月
第13个5
FM24CL16B
16Kb的串行3V F-RAM存储器
特点
16K位的非易失性铁电RAM
组织为2048 ×8位
高耐用性10
14
读/写
38年数据保留
无需等待的写入
先进的高可靠性铁电工艺
快速两线串行接口
高达1MHz的最高总线频率
直接硬件替代EEPROM
支持传统时序100千赫& 400千赫
低功耗工作
2.7 - 3.65V操作
100 A工作电流（ 100千赫）
3 A（典型值）待机电流
行业标准配置
工业级温度-40°C至+ 85°C
8引脚“绿色” / RoHS指令的SOIC封装和TDFN封装
描述
该FM24CL16B是16千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或FRAM是
非易失性和执行读取和写入像
内存。它提供了可靠的数据保留38年
同时消除了复杂性，开销，并且
造成EEPROM的系统级可靠性问题
和其它非易失性存储器。
该FM24CL16B执行写操作，在公交车
速度。没有写入延迟发生。数据被写入到
在循环中的存储器阵列之后它一直
成功传输到该设备。下一班车
循环可立即开始，而不需要
数据轮询。该FM24CL16B能够
支持10
14
读/写周期或一百万次
更多的写周期比EEPROM 。
这些功能使得FM24CL16B理想
需要频繁的非易失性存储器应用
或快速写入。种类繁多，从数据采集
其中写入周期的数目可以是关键的，以
要求严苛的工业控制，其中一个很长的时间写
可能导致数据丢失。的特征的组合
可以使系统更频繁地写入数据，以
更少的系统开销。
该FM24CL16B提供了实实在在的利益
用户的串行EEPROM ，但这些好处
可在一个硬件简易替换。该
FM24CL16B是提供工业标准的8位
引脚SOIC封装，并使用熟悉的两线制
协议。规格都保证在
工业温度范围从-40 ° C至+ 85°C 。
引脚配置
NC
NC
NC
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
顶视图
NC
NC
NC
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
引脚名称
SDA
SCL
WP
VDD
VSS
功能
串行数据/地址
串行时钟
写保护
电源电压
地
订购信息
FM24CL16B-G
FM24CL16B-GTR
FM24CL16B-DG
FM24CL16B-DGTR
“绿色” / RoHS指令的8引脚SOIC
“绿色” / RoHS指令的8引脚SOIC ，
磁带&卷轴
“绿色” / RoHS指令的8引脚TDFN
“绿色” / RoHS指令的8引脚TDFN封装，
磁带&卷轴
本产品符合每Ramtron公司标准保修条款的规范。该产品已完成了Ramtron的
内部资格测试，并达到生产状态。
赛普拉斯半导体公司
文件编号： 001-84456修订版**
198冠军苑
圣何塞，加利福尼亚95134-1709 408-943-2600
修订后的2013年3月7日
FM24CL16B - 16Kb的3V I2C F-RAM
计数器
地址
LATCH
256 x 64
FRAM阵列
8
SDA
串行到并行
变流器
数据锁存器
SCL
WP
控制逻辑
图1.框图
引脚说明
引脚名称
SDA
TYPE
I / O
引脚说明
串行数据的地址：这是一个双向数据引脚上的两线接口。它
使用漏极开路输出，并旨在是有线或运算以上的其他装置
两线总线。输入缓冲器集成了施密特触发器的抗噪性和
输出驱动器包括斜率控制信号的下降沿。一个上拉电阻。
串行时钟：串行时钟输入的两线接口。数据逐个淘汰的
的下降沿和时钟-中的上升沿。
写保护：当WP为高电平时，整个阵列写保护。当WP为低电平时，
所有地址可写。该引脚在内部上拉下来。
电源电压
地
无连接
SCL
WP
VDD
VSS
NC
输入
输入
供应
供应
-
文件编号： 001-84456修订版**
第14页2
FM24CL16B - 16Kb的3V I2C F-RAM
概观
该FM24CL16B是一个串行FRAM存储器。该
存储器阵列被逻辑地组织为2048 ×8的
存储器阵列和使用工业访问
标准的两线接口。功能操作
该FRAM类似于串行EEPROM 。主要
该FM24CL16B和串行之间差
EEPROM具有相同的引脚涉及到其优越
写性能。
双线接口
该FM24CL16B采用双向双线
用几针和小的电路板空间总线协议。
图2示出了典型的系统配置
使用FM24CL16B在基于微控制器的
系统。行业标准的两线总线
熟悉多用户，但在本节进行说明。
按照惯例，将数据发送到任何设备
总线发送器，而对于目标设备
这个数据是接收机。正在控制设备
总线是主。主负责
产生的时钟信号执行所有操作。任何
正被控制的总线上的设备是从设备。
该FM24CL16B始终是一个从设备。
该总线协议是由过渡态的控制
SDA和SCL信号。有四个条件
包括启动，停止，数据位和确认。
图3示出用于定义信号的条件
这四种状态。详细的时序图，是在
电气规格。
VDD
内存架构
当访问FM24CL16B ，用户地址
每8个数据位2048位置。这些数据位
串行移位。 2,048地址进行访问
使用两线协议，它包括一个从
地址（从其他非存储器区分
装置），一个行地址和一个段地址。该
行地址由8位指定的256 1
行。 3位段地址指定的8 1
每一行中的段。完整的11位
地址指定唯一的每个字节。
在FM24CL16B的大部分功能要么是
通过两线接口或控制处理
自动通过板上的电路。内存
读出或写入在两线总线的速度。
不象一个EEPROM ，它是没有必要的轮询
设备的就绪状态，因为写操作发生在公交车
速度。即，通过在时间的新的总线事务可以
被移入部分，写操作就完成了。
此作更详细的接口说明
下面的部分。
注意， FM24CL16B不包含功率
不是一个简单的内部其它管理电路
上电复位。这是用户的责任，以确保
即V
DD
是数据表的公差，以防止内
不正确的操作。
微控制器
RMIN = 1.1千欧
R最大= TR / CBUS
SDA
SCL
SDA
SCL
FM24CL16B
其他的从
设备
图2.典型系统配置
文件编号： 001-84456修订版**
第14页3
FM24CL16B - 16Kb的3V I2C F-RAM
SCL
SDA
停止
（主）
开始
（主）
7
6
0
数据位应答
（发送） （接收）
数据位
（发送器）
图3.数据传输协议
停止条件
停止条件表示当总线主机
驱动SDA由低电平变为高电平，而SCL信号
高。使用FM24CL16B必须停止所有的操作
一个停止条件。如果操作挂起
当停止被认定时，该操作将被中止。
主机必须控制SDA的（不是内存
读取） ，以维护一个停止条件。
启动条件
启动条件时表示总线主机
驱动SDA由高变低，而SCL信号
高。所有读写事务开始了
启动条件。正在进行的操作可能
通过发出启动条件在任何时间中止。
中止使用的启动条件的意愿操作
准备FM24CL16B为一个新的操作。
如果在操作期间的电源下降到低于
指定的VDD最小，系统应发出
开始之前，执行其它操作条件。
数据/地址传输
所有数据传输（包括地址）发生
在SCL信号为高电平。除根据两个
上述条件时，SDA信号应
没有改变，SCL为高电平。系统设计
考虑， SCL保持在一个较低的状态，而闲置
提高了耐用性。
应答
8后，确认发生
th
数据位有
被转移的任何交易。在这种状态下，
发射器应该释放SDA总线允许
接收器来驱动它。接收器驱动SDA
信号从低到确认收到字节。如果
接收器没有把SDA低，条件是
不承认和操作中止。
接收器将无法确认两
不同的原因。首先是一个字节传输失败。在
这种情况下，没有确认结束当前
操作，使得所述部分可被重新寻址。
这允许在最后一个字节在事件被回收
的通信错误。
第二和最常见的，接收器不
承认故意结束操作。为
举例来说，在读取操作期间，该FM24CL16B
将继续下去，只要把数据放到总线
接收器发送应答（钟表） 。
当读出操作完成时，并没有更多的数据
是必要的，接收机必须不承认
最后一个字节。如果接收机确认的最后一个字节，
这将导致FM24CL16B企图促使
而主站发送下一个时钟总线
一个新的命令，例如一停止。
从机地址
该FM24CL16B后一个期望的第一个字节
启动条件是从机地址。如图
图4中，从地址中包含的设备类型，
被访问的内存页，有点那个
指定如果事务是读操作还是写操作。
位7-4是设备类型和应设置为
1010B的FM24CL16B 。该设备类型允许
其他类型的函数驻留在2线总线上
内的相同地址范围内。 3-1位使用
为页面选择。它们指定的256字节块
这是针对当前操作存储器。位
0的读/写位。 R / W = 1时表示读
操作和R / W = 0表示写操作。
文件编号： 001-84456修订版**
第14页4
FM24CL16B - 16Kb的3V I2C F-RAM
从机ID
页面
SELECT
内存操作
该FM24CL16B被设计的方式来操作
非常类似于其他的2线接口存储器
产品。主要的差别从结果
FRAM的性能更高的写入能力
技术。这些改进导致一些
该FM24CL16B和一个类似的差异
在配置写入EEPROM 。完整
操作为写操作和读操作进行说明
下文。
写操作
所有的写操作首先从设备ID ，然后一个字地址
如前面提到的。总线主机指示
通过设置从机的LSB写操作
地址为0解决后，总线主机
发送数据的每个字节的存储器和
记忆会产生一个应答状态。任何
的连续的字节数可以被写入。如果
的地址范围的端部在内部达到，该
地址计数器将返回的地址为7FFh到000H 。
不像其他的非易失性存储器技术，有
没有写延迟FRAM 。整个内存
周期发生在比单个总线时钟的时间更少。
因此，任何操作包括读或写操作
随即出现一个写操作之后。承认
投票站，与EEPROM与使用的技术
确定是否一个写入完成是不必要的，
将始终返回“就绪”状态。
8后的实际存储阵列写操作
th
数据位被传输。这将是之前的完整
确认被发送。因此，如果用户希望
中止写入，而不改变存储器的内容，
这应该利用启动或停止条件进行
前8
th
数据位。该FM24CL16B不需要
页面缓冲。
存储阵列可以使用写保护
WP引脚。拉WP高将禁止写入
整个阵列。该FM24CL16B不会承认
数据字节写入到受保护的地址。在
此外，地址计数器将不若增加
写在尝试对这些地址。拉WP
LOW （V
SS
）将停用此功能。
图5和6中示出了两个单字节
和多字节写操作。
1
0
1
0
A2
A1
A0
读/写
图4.从地址
字地址
经过FM24CL16B （如接收器）承认
从ID ，主将会把字地址
对总线进行写入操作。字地址
的低8位地址，以与结合
的3-位的页面的选择来指定精确的字节
被写入。完整的11位地址被锁存
在内部。
没有字地址发生用于读出操作，尽管
3位页选择内部锁存。读
总是使用在内部举行的低8位
该地址锁存器中。也就是说，读总是开始于
处理后的一次访问。自由读
地址可以通过执行一个写操作，加载
解释如下。
每个数据字节发送之后，刚好在
承认，在FM24CL16B递增
内部地址锁存器。这允许下一顺序
将没有额外的寻址访问字节。
的最后一个地址（地址为7FFh ）到达之后，地址
锁存器将翻转到000H 。是没有限制的
的字节数，可以用一个单一的访问
读或写操作。
数据传输
毕竟地址信息已发送，
总线主控器和之间的数据传输
FM24CL16B可以开始。用于读出操作的
设备将放置8个数据位的总线上，然后等待
一个应答。如果接收到确认信号时，下一个
连续的字节将被转移。如果
应答信号不被发送，则读出操作是
得出的结论。对于写操作， FM24CL16B
将接受8位数据位从主再发
承认。所有的数据传输时MSB（最高
显著位）第一位。
文件编号： 001-84456修订版**
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