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的μSerDes FIN212AC - 12位串行解串器与多个频率范围
2008年5月
FIN212AC
12位串行解串器与多个频率范围
特点
低功耗
低功耗，专有， CTL I / O串行接口
宽PLL输入频率范围
宽并行电源电压范围： 1.65 3.6V
低功耗核心工作： V
DDS / A
= 2.5 3.6V
内置LV- CMOS电压转换功能
无需外部元件
可调并联边沿速率
用作串行解串器或
待机省电模式支持
内置差分终端
描述
该FIN212AC的μSerDes 是一款低功耗串行器/
用于手机显示屏解串器优化，
相机路径。该设备减少了一个12位数据路径至
四根电线。该装置可以被配置为一个串行
或通过DIRI销解串器，从而最小化
组件类型在系统中。相机
应用程序，附加的主时钟，可以通过
在数据流的相反方向。
该器件采用飞兆半导体专有的超低
功耗，低电磁干扰的技术。 LV- CMOS并行输出
缓冲区已落实与压摆率控制
调节容性负载，并减少EMI。该
器件还支持超低掉电模式
节约电力的电池供电的应用。
该器件可在一个5×5毫米MLP封装到
直接连接到柔性电路，或在两个选择的BGA ，
其中，空间的限制是一个问题。
应用
8位LCD显示器的手机
8月10号位手机摄像头接口
8位LCD显示器的打印机
相关应用笔记
AN- 5058的μSerDes 产品系列常见
问题
AN- 5061的μSerDes 布局指南
订购信息
订单号
FIN212ACMLX
FIN212ACGFX
FIN212ACBFX
操作
温度
范围
-30至70℃
-30至70℃
-30至70℃
包装说明
32终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220型，5mm广场
超小级球栅阵列（ USS - BGA ） 42球，
JEDEC MO- 195 ， 3.5× 4.5毫米宽，焊球间距为0.5mm
36球超小型球栅阵列（ USS - BGA ）
2.5毫米广场， 0.4毫米球间距（初步）
填料
法
磁带&卷轴
磁带&卷轴
磁带&卷轴
所有标准飞兆半导体产品均符合RoHS标准，很多也是“绿色”或走向绿色。
对于飞兆半导体的定义， “绿色” ，请访问：
http://www.fairchildsemi.com/company/green/rohs_green.html
2006仙童半导体公司
FIN212AC版本1.0.6
www.fairchildsemi.com
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
引脚德网络nitions
针
DP [ 1:12 ]
CKREF
频闪
CKP
DSO + （ DSI- ）
DSO- （ DSI + ）
(1)
I / O类型
CMOS -I / O
CMOS -IN
CMOS -IN
CMOS-
OUT
DIFF -I / O
DIFF -IN
DIFF -OUT
CMOS -IN
CMOS -IN
CMOS -IN
CMOS_IN
CMOS_IN
IN
OUT
供应
供应
供应
供应
排名第
引脚
12
1
1
1
2
2
2
1
1
1
1
1
1
1
1
1
1
0
信号说明
LV- CMOS并行I / O 。方向DIRI引脚控制。
LV- CMOS时钟输入和PLL的参考。
LV- CMOS选通输入锁存数据转换成串行器。
LV- CMOS字时钟输出。
CTL差分串行I / O数据信号。
DS （I）+ ：DS （I）的一对正信号; DS （Ⅰ） - ：DS （I）的双负信号。
CTL差分解串器的输入位时钟。
CKSI + ： CKSI对积极信号; CKSI- ： CKSI对负向信号。
CTL差分串行输出位时钟。
CKSO + ： CKSO对积极信号;
CKSO- ： CKSO对负向信号。
DIRI = 1：信号被用来定义频率范围为PLL 。 DIRI = 0：
信号被用来定义并行解串器的I / O的边缘率。
DIRI = 1： PLL0信号用来划分或调整串行频率。
DIRI = 0： PWS0信号用于设定曲轴位置输出脉冲的宽度。
DIRI = 1： PLL1的信号被用来把串行频率。
DIRI = 0： PWS1引脚控制输出脉冲宽度。
DIRI = 1 ： TEST = 0 ，正常运行。 DIRI = 0：允许终止
功能的解串器。 XTRM = 0内部端接。 XTRM = 1
外部端接要求。该接地引脚串行。
调整CTL带动串行器。该接地引脚解串器。
LV- CMOS控制输入。用于控制数据流的方向： DIRI = “1”
串行， DIRI =“ 0 ”解串器
LV- CMOS输出。 DIRI在正常操作模式下反转。
电源的并行I / O和转换电路。
电源为核心和串行I / O 。
电源的模拟PLL电路。
地面中心垫，地面D4 ， E3和NC 42球BGA 。地面B5 ，
C2 ， C4为36球BGA 。
(2)
CKSI + ， CKSI-
CKSO + ，
CKSO-
S0, S1
PLL0(PWS0)
PLL1(PWS1)
TEST / （ XTRM ）
CTL_ADJ
（GND）的
DIRI
/ DIRO
VDDP
VDDS
VDDA
GND
注意事项：
1. （ ）指示解串器功能时， DIRI = 0 。
2. DS串行端口引脚被布置成使得当一个设备从另一设备旋转180度，
串行连接的正确对齐，而不需要任何迹线或连接线的信号交叉。其他布局
方向可要求走线或交叉电缆。
3.所有未使用的LV- CMOS输入信号应连接到GND或VDDP 。信号可以直接连接到
导轨或通过一个电阻。
4.所有未使用的LV- CMOS输出信号应被允许自由浮动。
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2
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
销刀豆网络gurations
DP[3]
DP[2]
DP[1]
（ XTRM ）
CTL_ADJ
频闪
CKREF
/ DIRO
DP[4]
DP[5]
DP[6]
VDDP
CKP
DP[7]
DP[8]
DP[9]
1
2
3
4
5
6
7
8
DP[10]
DP[11]
DP[12]
PLL1(PWS1)
PLL0(PWS0)
S1
S0
VDDA
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
CKSO +
CKSO-
DSO + / DSI-
DSO- / DSI +
CKSI-
CKSI +
DIRI
VDDS
图1 。
引脚分配为32引脚MLP （ 5x5毫米， 0.5毫米间距，顶视图）
1
A
B
C
D
E
F
G
2
3
4
5
6
A
B
C
D
E
F
G
1
DP4
DP6
CKP
N / C
DP8
DP10
DP12
2
DP2
DP5
N / C
DP7
DP9
DP11
N / C
3
XTRM
DP1
DP3
VDDP
GND
N / C
4
CTL_ADJ
N / C
N / C
GND
VDDS
VDDA
5
N / C
频闪
CKSO +
DSO- / DSI +
CKSI +
N / C
S1
6
CKREF
/ DIRO
CKSO-
DS0+/DSI-
CKSI-
DIRI
S0
PLL1 （ PWS1 ） PLL0 （ PWS0 ）
图2中。
(
1
A
B
C
D
E
F
2
p
3
)
4
引脚分配为42 BGA （ 3.5x4.5mm ， 0.5毫米间距，顶视图）
5
6
A
B
C
D
E
F
1
DP4
DP6
CKP
DP7
DP9
DP11
2
DP2
DP5
GND
DP8
DP10
DP12
3
DP1
DP3
VDDP
GND
PLL1(PWS1)
/
PLL0(PWS0)
4
（ XTRM ）
CTL_ADJ
GND
VDDS
S0
S1
5
频闪
GND
CKSO +
DSO- / DSI +
CKSI +
VDDA
6
CKREF
/ DIRO
CKSO-
DS0+/DSI-
CKSI-
DIRI
网络连接gure 3 。
引脚分配为36 BGA （ 2.5x2.5mm ， 0.4毫米间距）的初步
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FIN212AC版本1.0.6
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3
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
控制逻辑电路
模式
PLL0
PLL1 S1 S0
0
X
X
0
0
1
1
0
0
1
1
0
0
0
1
1
X
X
0
1
2
1
0
1
0
2
0
0
1
0
2
X
X
1
0
3
1
0
1
1
3
0
0
1
1
3
X
X
1
1
表1，控制逻辑电路
DIRI
X
1
1
0
1
1
0
1
1
0
描述
掉电模式
12位串行器，标准时钟， 20MHz至40MHz的CKREF
12位串行器，超频PLL ， 19MHz至38.2MHz CKREF
12位解串器
12位串行器，标准时钟， 5MHz至14MHz CKREF
12位串行器，过0Clocked PLL ， 4.7MHz至13.3MHz CKREF
12位解串器
12位串行器，标准时钟，为8MHz到28MHz的CKREF
12位串行器，超频PLL ，具有9.5MHz至26.7MHz CKREF
12位解串器
无分频模式应当用于标准的8位像素
接口所在的频闪和CKREF频率
是相同的。
分频2和除以按3种模式是在有用
微控制器接口，其中CKREF频率
比所要求的频闪频率显著提高。
DIRI=1
PLL1
PLL0
0
0
1
0
1
0
串行频率
倍增器
7.3x
7x
3.5x
超频
无鸿沟
除以2
除以3
[ DIRI ]方向的逻辑：
该FIN212可配置
作为基于状态的12位串行器或解串
在DIRI信号。当DIRI为1时，该装置是
序列化。当DIRI为0时，该装置是一个解串器。
在/ DIRO信号是DIRI信号的反转。该
在主/ DIRO信号可用于驱动
从机的应用中DIRI信号，其中所述
接口需要转头。
[ S0 ， S1]模式选择：
的模式选择信号时，S1
和S0 ，用于不同的用途时，该设备
是一种串行器或解串器。对于串行的
标签需要被设定为输入的正确值
CKREF频率范围。
为解串器的信号被用来选择一个
边沿速率值。最快的边沿速率对应
频率最高的模式。这种关系是
保留所有模式。
模式＃
0
1
2
DIRI=0
S1
0
0
1
S0
0
1
0
频率
范围
掉电
快
慢
中
1
1
2.3x
表3.倍频器
内部选通脉冲过滤器：
当PLL启动时，将
选通脉冲信号在内部举行了直到PLL是
锁定。这防止任何杂散的数据被
过器件。
[ PWS0 ， PWS1 ]脉冲宽度调节电路：
该
字时钟选通输出（ CKP ）的脉冲宽度可以
通过PWS0和PWS1信号调整。该
信号可以用于以延长低电平的宽度
脉冲或反转脉冲中的RGB应用具有50％的
占空比。
DIRI=0
PWS1
PWS0
0
0
1
1
0
1
0
1
低电平时间
（比特）
无鸿沟
7
7
13
17
极性（CKP
阅读边）
LH
HL
LH
LH
3
1
1
表2.解串器的边沿速率
[ PLL0 ， PLL1 ] PLL频率选择信号：
该
PLL1和PLL0信号提供了更多的灵活性
产生串行时钟频率。该PLLn信号
当该装置是一个串行器（ DIRI = 1）的唯一函数。
当器件为从机，这些引脚用于
脉冲宽度的调整。
过时钟模式时，使用输入的参考
时钟已经实施有显著蔓延
频谱。超频允许串行容忍
大量CKREF频率的扩散。
表4.脉冲宽度调整电路的串行
CLK周期
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4
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
省电功能：
当S1和S0
信号是0 ，而不管DIRI的状态
信号时， FIN212AC复位和掉电。该
掉电模式下关闭所有内部模拟
电路，将禁用的串行输入和输出
设备，并将所有内部的数字逻辑。表5
表示输出缓冲器在电源 - 的状态
掉电模式。
信号引脚
DP [ 10 ：1]
DP [ 12:11 ]
CKP
频闪
CKREF
DIRI=1
输入禁用
输入禁用
高
输入禁用
输入禁用
DIRI=0
输出高阻
输出高阻
输出高阻
输入禁用
输入禁用
1
[ CTL_ADJ ] CTL驱动调整：
该驱动器
该CTL I / O的特性可以调整
通过CTL_ADJ引脚。标准级CTL驱动器
当CTL_ADJ引脚为零提供。高层
当CTL_ADJ引脚为高电平驱动器提供。高
驱动器应该在嘈杂的环境中，或当使用
驱动电缆长度大于20cm 。当高驱动
模式， CTL的驱动会增加约50％。
CTL_ADJ
0
描述
标准CTL驱动器
1
高CTL驱动器
表6. CTL_ADJ功能
[ （ / XTRM ]]测试/ XTRM模式功能：
对于
解串器，所述（ XTRM ）信号可用于使能
或禁用中正内部终端电阻
解串器的和DS信号。当内部
终端被禁止，外部终端电阻
是必需的CTL I / O的正确操作。
（ XTRM ）
0
1
DIRI = 0 （ / XTRM ）
内部端接
外部端子
/ DIRO
0
表5.输出国家
当输入被禁用，它不汲取电流，
无论状态或输入信号的电平。
所有LV- CMOS输入必须在保持驱动
掉电，以确保低功率状态
周转功能：
该设备通过与
异步反转DIRI信号到/ DIRO
信号。必须注意由系统设计者来
确保不争的发生
解串器输出，该端口上的其他设备。
最优地所述外围设备的驱动串行
应前置于高阻抗状态
DIRI信号被断言。当与设备
专用的数据输出转离解串器到
串行器，专用的输出保持在最后
逻辑值断言。该值仅在改变
设备再次转身成解串器
和值将被覆盖。
频闪直通模式：
对于一些应用，
理想的是通过一个字时钟跨越
差分信号对中的相反方向
序列化。该FIN212支持此模式
操作。下面介绍如何启用这一
对于图像传感器的功能
（参见图5）。
解串器配置（ DIRI = 0 ）
1.
2.
1.
连接CKREF （ BGA引脚A6）到地
主时钟连接到选通（ BGA引脚B5 ）
CKSI通过主时钟CKP输出（ BGA
引脚C1 ）
表7. （ / XTRM ）功能
串行配置（ DIRI = 1 ）
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FIN212AC版本1.0.6
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5
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
2007年3月
FIN212AC
12位串行解串器与多个频率范围
特点
低功耗
低功耗，专有， CTL I / O串行接口
宽PLL输入频率范围
宽并行电源电压范围： 1.65 3.6V
低功耗核心工作： V
DDS / A
= 2.5 3.6V
内置LV- CMOS电压转换功能
无需外部元件
可调并联边沿速率
用作串行解串器或
待机省电模式支持
内置差分终端
描述
该FIN212AC的μSerDes是一款低功耗串行器/
用于手机显示屏解串器优化，
相机路径。该设备减少了一个12位数据路径至
四根电线。该装置可以被配置为一个串行
或通过DIRI销解串器，从而最小化
组件类型在系统中。相机
应用程序，附加的主时钟，可以通过
在数据流的相反方向。
该器件采用飞兆半导体专有的超低
功耗，低电磁干扰的技术。 LV- CMOS并行输出
缓冲区已落实与压摆率控制
调节容性负载，并减少EMI。该
器件还支持超低掉电模式
在电池供电应用中节能
该器件可在一个5×5毫米MLP封装到
直接连接到柔性电路，或在两个选择的BGA ，
其中，空间的限制是一个问题。
应用
8位LCD显示器的手机
8月10号位手机摄像头接口
8位LCD显示器的打印机
相关应用笔记
AN- 5058的μSerDes 产品系列常见
问题
AN- 5061的μSerDes 布局指南
订购信息
订单号
FIN212ACMLX
FIN212ACGFX
包
MLP032A
BGA42A
BGA36A
（初步）
PB-
免费
是的
是的
操作
温度
范围
-30至70℃
-30至70℃
包装说明
32终端模塑无铅封装
（ MLP ） ，四， JEDEC MO- 220型，5mm方
42球超小级球栅阵列
（ USS - BGA ） ， JEDEC MO- 195 ， 3.5× 4.5毫米
宽，焊球间距为0.5mm
36球超小型球栅阵列
（ USS - BGA ） ， JEDEC MO- XXX 2.5毫米广场，
0.4毫米球间距
填料
法
磁带&
REEL
磁带&
REEL
磁带&
REEL
FIN212ACBFX
是的
-30至70℃
2006仙童半导体公司
FIN212AC版本1.0.1
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的μSerDes FIN212AC - 12位串行解串器与多个频率范围
引脚德网络nitions
针
DP [ 1:12 ]
CKREF
频闪
CKP
DSO + （ DSI- ）
(1)
DSO- （ DSI + ）
CKSI + ， CKSI-
CKSO + ，
CKSO-
S0, S1
PLL0(PWS0)
PLL1(PWS1)
TEST /
（ XTRM ）
CTL_ADJ
（GND）的
DIRI
/ DIRO
VDDP
VDDS
VDDA
GND
I / O类型
CMOS -I / O
CMOS -IN
CMOS -IN
CMOS-
OUT
DIFF -I / O
DIFF -IN
DIFF -OUT
CMOS -IN
CMOS -IN
CMOS -IN
CMOS_IN
CMOS_IN
IN
OUT
供应
供应
供应
供应
排名第
引脚
12
1
1
1
2
2
2
1
1
1
1
1
1
1
1
1
1
0
信号说明
LV- CMOS并行I / O 。方向DIRI引脚控制。
LV- CMOS时钟输入和PLL的参考。
LV- CMOS选通输入锁存数据转换成串行器。
LV- CMOS字时钟输出。
CTL差分串行I / O数据信号。
(2)
DS （I）+ ：DS （I）的一对正信号; DS （Ⅰ） - ：DS （I）的双负信号。
CTL差分解串器的输入位时钟。
CKSI + ： CKSI对积极信号; CKSI- ： CKSI对负向信号。
CTL差分串行输出位时钟。
CKSO + ： CKSO对积极信号;
CKSO- ： CKSO对负向信号。
DIRI = 1：信号被用来定义频率范围为PLL 。 DIRI = 0：
信号被用来定义并行解串器的I / O的边缘率。
DIRI = 1： PLL0信号用来划分或调整串行频率。
DIRI = 0： PWS0信号用于设定曲轴位置输出脉冲的宽度。
DIRI = 1： PLL1的信号被用来把串行频率。
DIRI = 0： PWS1引脚控制输出脉冲宽度。
DIRI = 1 ： TEST = 0 ，正常运行。 DIRI = 0：允许终止
功能的解串器。 XTRM = 0内部端接。 XTRM = 1
外部端接要求。该接地引脚串行。
调整CTL带动串行器。该接地引脚解串器。
LV- CMOS控制输入。用于控制数据流的方向： DIRI = “1”
串行， DIRI =“ 0 ”解串器
LV- CMOS输出。 DIRI在正常操作模式下反转。
电源的并行I / O和转换电路。
电源为核心和串行I / O 。
电源的模拟PLL电路。
地面中心垫，地面D4 ， E3和NC 42球BGA 。地面B5 ，
C2 ， C4为36球BGA 。
注意事项：
1. （ ）指示解串器功能时， DIRI = 0 。
2. DS串行端口引脚被布置成使得当一个设备从另一设备旋转180度，
串行连接的正确对齐，而不需要任何迹线或连接线的信号交叉。其他布局
方向可要求走线或交叉电缆。
3.所有未使用的LV- CMOS输入信号应连接到GND或VDDP 。信号可以直接连接到
导轨或通过一个电阻。
4.所有未使用的LV- CMOS输出信号应被允许自由浮动。
2006仙童半导体公司
FIN212AC版本1.0.1
www.fairchildsemi.com
2
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
引脚分配
DP[3]
DP[2]
DP[1]
（ XTRM ）
CTL_ADJ
频闪
CKREF
DIRO
DP[4]
DP[5]
DP[6]
VDDP
CKP
DP[7]
DP[8]
DP[9]
1
2
3
4
5
6
7
8
DP[10]
DP[11]
DP[12]
PLL1(PWS1)
PLL0(PWs0)
S1
S0
VDDA
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
CKSO +
CKSO-
DSO + / DSI-
DSO- / DSI +
CKSI-
CKSI +
DIRI
VDDS
图1 。
引脚分配为32引脚MLP （ 5x5毫米， 0.5毫米间距，顶视图）
1
A
B
C
D
E
F
G
2
3
4
5
6
A
B
C
D
E
F
G
1
DP4
DP6
CKP
N / C
DP8
DP10
DP12
2
DP2
DP5
N / C
DP7
DP9
DP11
N / C
3
XTRM
DP1
DP3
VDDP
GND
N / C
4
CTL_ADJ
N / C
N / C
GND
VDDS
VDDA
5
N / C
频闪
CKSO +
DSO- / DSI +
CKSI +
N / C
S1
6
CKREF
/ DIRO
CKSO-
DS0+/DSI-
CKSI-
DIRI
S0
PLL1 （ PWS1 ） PLL0 （ PWS0 ）
图2中。
(
1
A
B
C
D
E
F
2
p
3
)
4
引脚分配为42 BGA （ 3.5x4.5mm ， 0.5毫米间距，顶视图）
5
6
A
B
C
D
E
F
1
DP4
DP6
CKP
DP7
DP9
DP11
2
DP2
DP5
GND
DP8
DP10
DP12
3
DP1
DP3
VDDP
GND
PLL1(PWS1)
/
PLL0(PWS0)
4
（ XTRM ）
CTL_ADJ
GND
VDDS
S0
S1
5
频闪
GND
CKSO +
DSO- / DSI +
CKSI +
VDDA
6
CKREF
/ DIRO
CKSO-
DS0+/DSI-
CKSI-
DIRI
网络连接gure 3 。
引脚分配为36 BGA （ 2.5x2.5mm ， 0.4毫米间距）的初步
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3
的μSerDes FIN212AC - 12位串行解串器与多个频率范围
控制逻辑电路
模式
PLL0
PLL1 S1 S0
0
X
X
0
0
1
1
0
0
1
1
0
0
0
1
1
X
X
0
1
2
1
0
1
0
2
0
0
1
0
2
X
X
1
0
3
1
0
1
1
3
0
0
1
1
3
x
X
1
1
表1，控制逻辑电路
DIRI
X
1
1
0
1
1
0
1
1
0
描述
掉电模式
12位串行器，标准时钟， 20MHz至40MHz的CKREF
12位串行器，超频PLL ， 19MHz至38.2MHz CKREF
12位解串器
12位串行器，标准时钟， 5MHz至14MHz CKREF
12位串行器，过0Clocked PLL ， 4.7MHz至13.3MHz CKREF
12位解串器
12位串行器，标准时钟，为8MHz到28MHz的CKREF
12位串行器，超频PLL ，具有9.5MHz至26.7MHz CKREF
12位解串器
无分频模式应当用于标准的8位像素
接口所在的频闪和CKREF频率
是相同的。
分频2和除以按3种模式是在有用
微控制器接口，其中CKREF频率
比所要求的频闪频率显著提高。
DIRI=1
PLL1
PLL0
0
0
1
0
1
0
串行频率
倍增器
7.3x
7x
3.5x
超频
无鸿沟
除以2
除以3
[ DIRI ]方向的逻辑：
该FIN212可配置
作为基于状态的12位串行器或解串
在DIRI信号。当DIRI为1时，该装置是
序列化。当DIRI为0时，该装置是一个解串器。
在/ DIRO信号是DIRI信号的反转。该
在主/ DIRO信号可用于驱动DIRI
从机的应用信号，其中所述接口
需要围绕转动。
[ S0 ， S1]模式选择：
的模式选择信号S1和
S0中，用于不同的用途时，该设备是一
串行器或解串器。为串行，销
需要被设置为输入的正确值CKREF
频率范围。
为解串器的信号被用来选择一个
边沿速率值。最快的边沿速率对应
频率最高的模式。这种关系是
保留所有模式。
模式＃
0
1
2
DIRI=0
S1
0
0
1
S0
0
1
0
频率
范围
掉电
快
慢
中
1
1
2.3x
表3.倍频器
内部选通脉冲过滤器：
当PLL启动时，将
选通脉冲信号在内部举行了直到PLL是
锁定。这防止任何杂散的数据被
过器件。
[ PWS0 ， PWS1 ]脉冲宽度调节电路：
该
字时钟选通输出（ CKP ）的脉冲宽度可以
通过PWS0和PWS1信号调整。该
信号可以用于以延长低电平的宽度
脉冲或反转脉冲中的RGB应用具有50％的
占空比。
DIRI=0
PWS1
PWS0
0
0
1
1
0
1
0
1
低电平时间
（比特）
无鸿沟
7
7
13
17
极性（CKP
阅读边）
LH
HL
LH
LH
3
1
1
表2.解串器的边沿速率
[ PLL0 ， PLL1 ] PLL频率选择信号：
该
PLL1和PLL0信号提供了更多的灵活性
产生串行时钟频率。该PLLn信号
当该装置是一个串行器（ DIRI = 1）的唯一函数。
当器件为从机，这些引脚用于
脉冲宽度的调整。
过时钟模式时，使用输入的参考
时钟已经实施有显著蔓延
频谱。超频允许串行容忍
大量CKREF频率的扩散。
表4.脉冲宽度调整电路的串行
CLK周期
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省电功能：
当S1和S0
信号是0 ，而不管DIRI的状态
信号时， FIN212AC复位和掉电。该
掉电模式下关闭所有内部模拟
电路，将禁用的串行输入和输出
设备，并将所有内部的数字逻辑。表5
表示输出缓冲器在电源 - 的状态
掉电模式。
信号引脚
DP [ 10 ：1]
DP [ 12:11 ]
CKP
频闪
CKREF
DIRI=1
输入禁用
输入禁用
高
输入禁用
输入禁用
DIRI=0
输出高阻
输出高阻
输出高阻
输入禁用
输入禁用
1
[ CTL_ADJ ] CTL驱动调整：
该驱动器
该CTL I / O的性能可通过调节
在CTL_ADJ引脚。标准级CTL驱动器
当CTL_ADJ引脚为零提供。高层
当CTL_ADJ引脚为高电平驱动器提供。高
驱动器应该在嘈杂的环境中，或当使用
驱动电缆长度大于20cm 。当高驱动
模式， CTL的驱动会增加约50％。
CTL_ADJ
0
描述
标准CTL驱动器
1
高CTL驱动器
表6. CTL_ADJ功能
[ （ / XTRM ]]测试/ XTRM模式功能：
对于
解串器，所述（ XTRM ）信号可用于使能
或禁用中正内部终端电阻
解串器的和DS信号。当内部
终端被禁止，外部终端电阻
是必需的CTL I / O的正确操作。
（ XTRM ）
0
1
DIRI = 0 （ / XTRM ）
内部端接
外部端子
/ DIRO
0
表5.输出国家
当输入被禁用，它不汲取电流，
无论状态或输入信号的电平。
所有LV- CMOS输入必须在保持驱动
掉电，以确保低功率状态
周转功能：
该设备通过与
异步反转DIRI信号到/ DIRO
信号。必须注意由系统设计者来
确保不争的发生
解串器输出，该端口上的其他设备。
最优地所述外围设备的驱动串行
应前置于高阻抗状态
DIRI信号被断言。当与设备
专用的数据输出转离解串器到
串行器，专用的输出保持在最后
逻辑值断言。该值仅在改变
设备再次转身成解串器
和值将被覆盖。
频闪直通模式：
对于一些应用，
理想的是通过一个字时钟跨越
差分信号对中的相反方向
序列化。该FIN212支持此模式
操作。下面介绍如何启用这一
功能。
解串器配置（ DIRI = 0 ）
1.
2.
CKREF低
主时钟连接到DES频闪
表7. （ / XTRM ）功能
串行配置（ DIRI = 1 ）
1.
2.
主CLK发射出去SER的CKP
驱动pixel_CLK [ （ / XTRM ） ]为SER TROBE
解串器配置（ DIRI = 0 ）
1.
Pixel_CLK传输DES CKP出
串行配置（ DIRI = 1 ）
1.
CKSI传递信号，串行CKP
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