集成电路
FBL2041
FBL2041I
3.3V的BTL 7位FUTUREBUS +收发器
（标准A口）
产品speci fi cation
取代1998年的5月11日的数据
IC23数据手册
1999年04月27
飞利浦
半导体
飞利浦半导体
产品speci fi cation
3.3V的BTL 7位FUTUREBUS +收发器（标准A口）
FBL2041
FBL2041I
特点
7位的BTL收发
TTL A-端口上独立的I / O
反相
三个独立的双驱动器的实现在1位， 3位， 3位
驱动重负载背板与等效负载
在B口高驱动100毫安BTL集电极开路驱动器
允许入射波开关在重负载背板总线
BTL降低电压摆幅产生更少的噪音，并降低
内置高精度带隙基准源提供准确的接收器
兼容IEEE FUTUREBUS +或专有BTL背板
控制输出斜坡和多个GND引脚尽量减少地面
每个BTL驱动器都有一个专用总线GND信号返回
无毛刺上电/断电操作
我低
CC
当前
严格的输出歪斜
支持实时插入
提供引脚可选的JTAG边界扫描功能
塑料四方扁平封装的高密度封装
上的端口5V兼容的I / O
作为FBL2041I工业温度范围选项
描述
该FBL2041 / FBL2041I是7位双向BTL收发器
的目的是提供电气接口到高性能
线或总线。该FBL2041是一个反相收发器。
而B端口驱动程序是低电容开路集电极与
控制和坡道的设计下沉100mA电流。精密带
在B口隙基准电压源保证很好的噪声容限用
限制了切换阈值，以中心在1.55V的狭窄区域。
BOUNCE
阈值和提高抗干扰
耗电量
阻抗降低到10Ω 。
安排
该FBL2041 / FBL2041I引脚和功能与FB2041兼容
但工作在3.3V电源电压，大大降低了功耗
消费。
而B端口接口“背板收发器逻辑” （见
IEEE 1194.1标准的BTL ） 。 BTL具有低功耗
通过减少和降低（ 1V和2V之间的平1Vp -P ， ）电压摆幅
容性负载放置一个内部串联二极管上的驱动程序。
BTL还提供入射波开关，必要的高
性能背板。
有三个单独的对驾驶员能够在1位， 3位， 3位
安排。该TTL / BTL输出驱动器的第0位与启用
OEA1 / OEB1 ，输出驱动位1-2-3与启用
OEA2 / OEB2和输出驱动位4-5-6与启用
OEA3/OEB3.
在A端口工作在TTL电平与独立的I / O 。三态
A-端口驱动程序时启用OEAn额外为6ns后变高
延迟这是建立在提供休息前先功能。
当OEAn变为低电平时， A-端口驱动成为高阻抗
没有任何额外的延迟。在电源开启/关闭周期时，A口
司机在高阻抗状态，当V举行
CC
低于1.3V 。
而B端口都有一个输出使能， OEB0 ，从而影响所有七个
驱动程序。当OEB0是高和OEBn是低的输出驱动器将
被激活。当OEB0为低，或者如果OEBn是高时，B端口
驱动程序将是不活动的，并在背板信号的电平。
为了支持带电插拔， OEB0是电源期间举行开/关低
周期，以确保无故障B端口驱动程序。适当的偏压B端口
在现场插入驱动程序是由BIAS V引脚在提供时
3.3V电平，而V
CC
为低。如果带电插拔是不是一个要求，
BIAS V引脚应连接到V
CC
引脚。
的逻辑GND和总线GND引脚被隔离在所述包
尽量减少BTL和TTL双方之间的噪声耦合。这些
引脚应该连接到外部的包一个共同点。
每个BTL驱动器具有相关联的总线GND引脚充当
信号回路和这些总线GND引脚内部隔离
彼此分开。在一个接地回路的故障，一个“硬”信号的情况下
故障发生，而不是可能会很模式相关的错误
罕见的，也不可能麻烦射击。
JTAG边界扫描功能是作为一个选项
信号TMS ， TCK ， TDI和TDO 。当此选项不存在，
TMS和TCK是无连接（无键合线）和TDI和TDO
短接内部。
快速参考数据
符号
t
PLH
t
PHL
t
PLH
t
PHL
C
OB
I
OL
参数
传播延迟
AIN到Bn
传播延迟
亿至A在
输出电容（ B0 - B6只）
输出电流（ B0 - B6只）
待机
I
CC
苏LY
电源电流
拉各斯英国国民（输出低或高）
亿至A在（输出低电平）
亿至A在（输出高）
典型
4.2
3.5
4.8
4.9
6
100
5.2
3.2
13.5
10.7
mA
单位
ns
ns
pF
mA
订购信息
包
52引脚塑料四方扁平封装
1999年04月27
商用系列
V
CC
= 3.3V ± 10％ ;牛逼
AMB
= 0至+ 70°C
FBL2041 BB
2
工业温度范围
V
CC
= 3.3V ± 10％ ;牛逼
AMB
= -40+ 85°C
FBL2041I BB
DWG
号
SOT379-1
853-2040 21374
飞利浦半导体
产品speci fi cation
3.3V的BTL 7位FUTUREBUS +收发器（标准A口）
FBL2041
FBL2041I
引脚配置
TMS （选项）
TCK （选项）
逻辑的Vcc
BUS VCC
BUS GND
BIAS V
OEA1
OEB0
OEB1
AO1
AO0
AI0
52 51 50 49 48 47 46 45 44 43 42 41 40
逻辑GND
AI1
AI2
AO2
逻辑GND
AO3
逻辑GND
AI3
AI4
AO4
逻辑GND
AO5
逻辑GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14 15 16 17 18 19 20 21 22 23 24 25 26
逻辑的Vcc
逻辑GND
逻辑GND
TDO （选项）
TDI （选项）
BUS VCC
AI5
AO6
AI6
OEA2
OEA3
OEB2
OEB3
39
38
37
36
BUS GND
B1
BUS GND
B2
BUS GND
B3
BUS GND
B4
BUS GND
B5
BUS GND
B6
N / C
7位收发器
B0
35
34
33
32
31
30
29
28
27
52引脚PQFP
SG00115
引脚说明
符号
AI0 - AI6
AO0 - AO6
B0 – B6
OEB0
OEB1
OEB2
OEB3
OEA1
OEA2
OEA3
BUS GND
逻辑GND
总线V
CC
逻辑V
CC
BIAS V
TMS
TCK
TDI
TDO
N / C
引脚数
51, 2, 3, 8, 9, 14, 18
50, 52, 4, 6, 10, 12, 16
40, 38, 36, 34, 32, 30, 28
46
45
25
26
47
20
24
41, 39, 37, 35, 33, 31, 29
1, 5, 7, 11, 13, 15, 19
23, 43
17, 49
48
42
44
22
21
27
TYPE
输入
产量
I / O
输入
输入
输入
输入
输入
输入
输入
GND
GND
动力
动力
动力
输入
输入
输入
产量
—
数据输入（ TTL ）
三态输出（ TTL ）
数据输入/集电极开路输出，大电流驱动器（ BTL ）
使国阵的输出高时
使B0输出低电平时
启用B1 - B3输出低电平时，
启用B4 - B6输出低电平时，
启用A0输出高电平时，
使A1 - A3输出高电平时，
使A4 - A6输出高电平时，
母线接地（ 0V ）
逻辑地（ 0V ）
正电源电压
正电源电压带隙
正电源电压
测试模式选择（无连接）
测试时钟（无连接）
测试数据（短至TDO ）
测试数据输出（ TDI ）
没有连接
名称和功能
1999年04月27
3
飞利浦半导体
产品speci fi cation
3.3V的BTL 7位FUTUREBUS +收发器（标准A口）
FBL2041
FBL2041I
功能表
模式
输入
艾因
L
AIN到Bn
H
L
H
L
AI0到B0
H
L
H
L
AI1 - AI3到B1 - B3
H
L
H
L
AI4 - AI6到B4 - B6
H
L
H
禁止Bn的输出
禁用输出B0
禁止B1 - B3输出
禁用B4 - B6输出
亿至A在
X
X
X
X
X
X
X
X
X
X
B0为AO0
X
X
X
X
B1 - B3到AO1 - AO3
X
X
X
X
B4 - B6来AO4 - AO6
X
X
X
禁用A在输出
禁止AO0输出
禁止AO1 - AO3输出
X
X
X
BN *
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
X
X
X
X
X
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
X
X
X
OEB0
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
L
X
H
H
H
L
L
X
X
L
L
X
X
L
L
X
X
L
L
X
X
X
X
X
OEB1
L
L
L
L
L
L
L
L
X
X
X
X
X
X
X
X
X
H
H
X
X
X
X
H
H
X
X
H
H
X
X
H
H
X
X
H
H
X
X
X
OEB2
L
L
L
L
X
X
X
X
L
L
L
L
X
X
X
X
X
H
X
H
X
X
X
H
H
X
X
H
H
X
X
H
H
X
X
H
H
X
X
X
OEB3
L
L
L
L
X
X
X
X
X
X
X
X
L
L
L
L
X
H
X
X
H
X
X
H
H
X
X
H
H
X
X
H
H
X
X
H
H
X
X
X
OEA1
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
X
X
X
X
X
H
H
H
H
H
H
H
H
X
X
X
X
X
X
X
X
L
L
X
OEA2
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
X
X
X
X
X
H
H
H
H
X
X
X
X
H
H
H
H
X
X
X
X
L
X
L
X
OEA3
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
X
X
X
X
X
H
H
H
H
X
X
X
X
X
X
X
X
H
H
H
H
L
X
X
L
输出
AON
Z
Z
L
H
Z
Z
L
H
Z
Z
L
H
Z
Z
L
H
X
X
X
X
X
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
Z
Z
Z
Z
BN *
H**
L
H**
L
H**
L
H**
L
H**
L
H**
L
H**
L
H**
L
H**
H**
H**
H**
H**
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
X
X
X
X
禁止AO4 - AO6输出
X
X
X
X
X
X
X
注意事项：
H =高电压等级
L
=低电压电平
X
= DO NOT CARE
Z
=高阻抗状态（OFF）
- =不输入外部驱动
** =转到上拉电压等级
B * =预防应采取以确保B输入不浮动。如果他们这样做，他们是平等的，以低的状态。
1999年04月27
4
飞利浦半导体
产品speci fi cation
3.3V的BTL 7位FUTUREBUS +收发器（标准A口）
FBL2041
FBL2041I
逻辑图
OEB0
46
OEB1
OEA1
AI0
AO0
45
47
40
51
50
B0
OEB2
25
20
38
2
52
B1
OEA2
AI1
AO1
36
AI2
AO2
3
4
B2
TTL
水平
AI3
AO3
8
6
34
B3
BTL
水平
OEB3
26
24
32
9
10
B4
OEA3
AI4
AO4
30
AI5
AO5
14
12
B5
28
AI6
AO6
18
16
B6
TMS
TCK
TDI
TDO
42
44
22
21
（未来的JTAG边界扫描选项）
逻辑V
CC
逻辑GND
总线V
CC
BUS GND
BIAS V
=
=
=
=
=
17, 49
1, 5, 7, 11, 13, 15, 19
23, 43
29, 31, 33, 35, 37, 39, 41
48
SG00116
1999年04月27
5
QQ：2881677436 复制
